弹载数据链系统实时RS译码器设计

为了提高传输可靠性,各种差错控制编码技术已经被广泛应用在弹载武器数据链系统中。RS(Reed-Solomon)码具有很强的抗错误能力,且码长可以灵活控制,十分适合在弹载数据链系统中应用。设计了三种不同码率的RS码,并在修正的欧几里德算法基础上进一步优化,实现了一种新型RS码实时译码器。为减少系统复杂度,该译码器复用4组基本运算单元以完成错误位置多项式和错误值多项式计算,同时也没有插入额外的流水线结构,译码过程所需的GF(28)域求逆运算则通过查找表结构实现。整个设计已经在Altera公司的EP2S15器件上通过综合和验证,与同类设计相比占用资源大大减少,适合于高可靠性导弹数据链系统开发。     

RS码类的构建及在数据链模拟系统中的应用

Reed Solomon码(RS码)具有强大的纠错能力,在数据通信中得到了广泛的应用,如 RS(31,15)码已经成为美军数据链系统的标准码。为了实现应用于数据链模拟系统中的RS编 译码类,从分析RS纠错编译码原理入手,在研究了RS编译码模型的基础上,重点对RS编译码 的编程实现方法进行了详细分析。以VC+〖KG-*3〗+为编程实现平台,采用面向对象的 程序设计方法,构建且封装了RS编译码类,最后对RS编译码类的纠错性能进行了验证, 结果表明,设计的RS编译码类能够有效纠错且正确恢复发端发送的信息,满足模拟系统的设 计要求。     

LDPC码在DSP上的实现

本文概述了LDPC码的编译码原理,重点论述在TI公司的DSP(TMS320C6416)上的(512,256)LDPC编译码器的算法实现,并给出其与(2,1,7)卷积码在AWGN信道条件下的纠错性能对比。对比表明(512,256)LDPC码比(2,1,7)软判决的卷积码在误码率为10-4时可具有1.5dB的编码增益。     

基于VHDL语言的GF(28)上快速乘法器设计

基于有限域上多项式乘法理论，采用高层次设计方法，采用CPLD实现了GF(2^8)上8位快速乘法器，利用XILINX公司的Foundation Series3．1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真，并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255，223)码编／译码器。     

一种新的缩短RS码迭代译码方案

为了在EPON中应用GF(256)标准RS码对信息帧长大于255位的信息流进行编码,并提高RS码的编码增益,提出了一种新的缩短RS码的编译码方案。该方案通过两个缩短RS码的交叠编码和互相迭代译码,可以提高编译码增益。RS码BM硬判决译码和chase软判决译码的计算机仿真表明,该方案对缩短RS码的软硬判决译码性能都有明显提高。     

Turbo乘积码的两种迭代译码器的比较

提出了Turbo乘积码的并行迭代译码原理，对比分析了一种新的并行迭代译码器和传统的串行译码器，给出了以扩展汉明码(32，26，4)、(64，57，4)为子码的二维Turbo乘积码(32，26，4)。、(64，57，4)。在通过两种不同的译码器时的仿真结果。仿真结果表明，采取并行迭代译码器，在保持同样的译码性能的同时降低了译码延时。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

极化码的参数捷变技术及性能仿真

极化码是首个能够从理论上证明接近信道容量的纠错码，于2016年11月和低密度奇偶校验码一并作为第5代移动通信的标准。针对极化码特有的蝶形结构采用Trellis对其进行了重新描述，详细分析了串行抵消列表译码算法。同时，基于密度进化理论给出了极化码的码参数捷变技术，能够在不改变编译码器硬件结构与程序的情况下实时、快速地改变编译码参数。仿真结果表明，在编码参数近似相同的情况下极化码的性能要优于低密度奇偶校验码。     

DVB-S中RS译码的快速算法

本文介绍了DVB-S中RS码的编码及常用的译码算法,然后又介绍了几种有限域中快速傅里叶变换(FFT)算法。提出了一种快速频域译码算法,该算法用速度较快的Good-ThomasFFT和素数域中的半快速算法来优化频域译码算法,使DVB-S中(204,188)RS码的译码速度提高了近10倍。     

H.264基线档次的鲁棒性研究

详细分析了基于H．264基线档次的误码丢包解决方案。主要针对基于包传输的网络环境，尤其是CDMA传输信道，给出了从编码端到解码端、从算法层到传输层的完整分析，最后给出了测试结果和结论。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

7/8自正交卷积码在宽带无线接入系统中的应用

针对TDMA宽带无线接入系统零星误码的问题，设计了7／8自正交卷积码高效结构的编码器和反馈结构的译码器，7／8自正交卷积码的应用使得宽带无线接入系统的误码性能得到较大改善。针对解调器相位模糊和译码器失步的问题，提出了统一的解决方案，应用该方案可获得3dB的功率增益，而且可快速地获得译码器和编码器之间的同步。     

高速维特比译码器的设计

本文实现了高速(2，1，7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计，并且在解码器的各个部分，在不影响译码性能的前提下，采用了一系列的简化设计，从而使译码器输出数据的速率达到160Mbps。     

DMT处理器中RS译码器的设计

<正>~~     

基于生成矩阵的LDPC/Turbo码的构造及内外迭代译码新技术

美国相关公司在美国对中国维生素C生产企业提起“价格串通”的美国反托拉斯(反垄断)诉讼。这是中国企业第一次面临美国的反托拉斯诉讼的域外管辖。本文分析的案例报告主要涉及中国企业试图从程序方面即根据“国家强迫行为”理论来申请中止证据调查程序。本文在对该案归纳的基础上,还就本案可能涉及的其他问题,如对美国反托拉斯法的域外适用的抗辩理由;美国反托拉斯法上价格串通构成的要素进行了评析。此外,本案还提醒我国行业协会和企业在应对美国反倾销指控的同时,需防止被指控价格串通而触犯后果更为严厉的美国反托拉斯法。     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

RS码编码和译码的算法

本文针对用ＤＳＰ芯片实现ＲＳ码的编码器和译码器的要求，讨论ＲＳ码的编码和译码算法。