用异或门倍频计数频率

如图所示在第一级数字计数器间插入一个异或门,构成的倍频电路,可以用于有噪声干扰的工业环境,电路可用一般的计数器和异或门构成。将异或门串接在计数器的时钟输入端成为一个数字控制的反相器。计数器的最低位输出作为控制信号。电路复位后,计数器的Q_0输出为低电平,异或门IC_1(MC14070B)相当于一个同相缓冲器。计数器IC_2(MC14518)在时钟正跳变边沿计数。当时钟输入正跳时,IC_2的Q_0输出变为高电平(图b),这时的异或门又相当于一个反相器。在输入信号的负跳边沿出现时,计数器的时钟输入端产生正跳变,又使Q_0输出变为低电平。输入信号使这一系列操作重复进行,其结果时钟信号的频率为输入信号频率的2倍,     

基于CPLD和VHDL的CCD驱动时序电路的设计

利用CPLD复杂可编程逻辑器件，结合VHDL硬件描述语言，以东芝公司生产的TCD132D型号线阵CCD为例，实现线阵CCD的驱动时序电路设计。通过在Modelsim SE平台下对驱动时序仿真，并进行实际测量，证明该设计方法的可行性。结果表明该设计方案实现了对CCD器件的时序驱动。     

一种高速捷变并行调制矢量信号源的FPGA实现

在信号调制过程中,为了缩短载波生成的捷变时间,分析了影响捷变时间的因素。提出了单频信号的并行合成结构,解决了载波频率受现场可编程逻辑门阵列(FPGA)时钟限制的问题。为了解决调制过程中采样频率受时钟约束的问题,给出了矢量信号的正交并行调制结构。通过在FPGA上编写Verilog代码实现了时钟频率为160 MHz、采样率为1.92 Gsample/s的并行矢量信号调制,载波频率为200~300 MHz可变,捷变时间小于35 ns。结果表明,并行载波生成和并行调制的方法在克服系统时钟约束方面有较强的实用性。     

自动选择时钟源电路

该电路能在内部和外部时钟源之间进行自动选择,而不需用选择开关和任何其他输入。如果出现一个外部时钟信号,该电路将选择它;如果没有出现外部时钟信号,则电路就选择内部时钟源。该电路已证明对实验室测试设备有效,它能为建立时钟输入提供一种简单而经济的方法。该电路对于复杂的传动机构同样适用,因为其自动时钟选择性能可减少人为的误差。该电路工作如下:当没有外部时钟信号出     

提供对称输出的奇数分频器

在同步系统中,经常遇到对同步时钟奇数分频和对称输出(即50%占空比)的问题.用J-K触发器构成的分频电路只能产生如图(b)中A点波形,该波形在输出信号一个周期内高     

线性调频雷达前沿复制干扰的能量效率分析与比较

针对线性调频雷达,对灵巧噪声干扰和前沿复制干扰的基本成分通过匹配滤波器后 输出的信号波形进行了分析。以产生相同的干扰效果为能量利用效率比较基准,推导了这两 种干扰方式各自所需的干扰信号能量的计算公式;在典型条件下,计算了这两种干扰方式所 需干扰信号能量的数值;在一般情况下,对这两种干扰方式的能量利用效率进行了比较。 分析结果表明,若前沿波形宽度为雷达发射信号宽度的1/n,则灵巧噪声干扰所需能量 仅为前沿复制 干扰所需能量的1/n。     

嵌入式Linux下IEEE 1588时间同步的实现

在分析IEEE 1588精确时间同步协议(PTP)原理的基础上,设计了包括最佳主时钟算 法和PTP协议的时钟同步模型。针对嵌入式Linux操作系统,提出了在Linux的网络驱动层 通过在收发以太网帧时完成时间戳的接收和添加的方法。实验结果表明,通过该方法能够达 到10 μs量级的同步精度,较好地实现了时钟同步的效果。     

用双光电耦合器组成过零检测电路

图中所示电路是用双光电耦合器组成的过零检源电路.该电路给出TTL电平的输出脉冲,这些输出脉冲用于驱动计数器或作为一个控制系统的输入.图(b)是电路的输入波形和输出波形的比较.电路的输入可以是从PLL解调器来的±15     

宽频段电台机内干扰频点分析及设计考虑

探讨了宽频段电台机内干扰频点的来源、产生机理及途径。应用频率设计流程,分析 了宽频段电台机内干扰与时钟、本振等主要设计要素的关系,提出了一种新的频率流程设计 思路及消除机内干扰频点的方法。工程应用表明,宽频带电台的机内干扰频点控制在总工作 点数的0.2%以内。     

基于D-S的时钟同步竞争安全算法

针对物联网时钟同步安全研究的不足,提出了一种时钟同步安全算法。首先,基于投票 竞争的理念,给出了时钟同步安全算法过程;然后,为了解决此过程中涉及到的网络通信延 迟不 确定难题,提出了基于D-S理论的解决方法;最后,进行了仿真测试实验,结果表明在网络 通信 延迟不确定情况下,所提同步算法能容忍内部节点攻击,提高了时钟同步的安全性。     

步进电机均匀细分驱动器的设计与实现探讨

在对步进电机细分驱动原理进行分析研究的基础上,提出一种基于FPGA控制的步进电机细分驱动器。利用FPGA中的嵌入式EAB构成LPM-ROM,存放步进电机各相细分电流所需的PWM控制波形数据表,并通过FPGA设计的数字比较器,同时产生多路PWM电流波形,实现对步进电机转角进行均匀细分控制。     

无线通信波形描述方法研究

对波形描述语言的起源、特点、开发及编译进行了分析,提出了符合SCA规范的无线通信波形描述方法,对波形协议层次、资源内容、波形功能分配、通信功能划分等方面进行了深入研究.     

3 kW微波源传导电磁干扰测试及分析

微波源工作时内部的电磁干扰可以通过电源输入线耦合出来,干扰其他电力电子设备。研究三相输入电源线的传导干扰文献很多,但分离的共模（CM）和差模（DM）电流局限于相线之间,缺少对中线上干扰的分析。使用电流探头测试3 kW磁控管微波源输入线的传导干扰,利用矢量网络分析仪校准电流探头,从而获得150 kHz~30 MHz频带内相线和中线的传导干扰电流,并分离出CM电流与DM电流。通过对比DM电流和中线上干扰的频谱,分析了中线上传导干扰成分。测试数据表明,在150 kHz~8 MHz频带内差模干扰电流比共模干扰电流大10 dB以上;中线上的干扰与DM干扰幅值一致,表明中线上的干扰主要是差模成分。该干扰分布规律有助于提出有效的干扰抑制手段。     

JTIDS系统抗干扰性能仿真

针对联合战术信息分发系统（JTIDS）物理层传输波形建立了MATLAB仿真模型,并对其抗白 噪声干扰、单频或阻塞式干扰,以及组网的性能进行了仿真和分析,为JTIDS系统抗干扰技 术的研究提供参考。     

自组织FPNN在宏观经济预测中的应用

论文针对经济预测通常表现为复杂的非线性这种特性,提出了一种基于自组织过程神经元网络(FPNN)和改进的BP神经网络建立的经济预测模型方法。自组织过程神经元网络(FPNN)由输入层、竞争层和输出层组成。FPNN筛选出对因变量(网络输出)最有影响作用的变量(自变量)之后作为改进的BP算法网络的输入节点,再用进行学习。该模型不仅克服了时间序列预测模型只能进行线性预测的不足,而且还避免了传统神经网络的固有缺陷。以2001年到2004年国内生产总值作为预测分析样本,并对预测结果和实际值进行了比较分析,结果验证了该方法的有效性。     

优先级保护的分布式动态频谱分配算法

对认知无线网络中动态频谱分配算法进行了研究,在分析原有的ADP（Asynchronou s Distributed Pricing）算法的前提下,运用合作博弈的理论提出了具有干扰价格因子的A DP算法,分配过程中所有用户发布自己的干扰价格,用户在选择信道和功率的时候需要考虑 到自身的效用和对其它用户的干扰,可以在有效保证高优先级用户性能的前提下最大化网络 效用。仿真结果表明,该算法可以达到纳什均衡并且具有极快的收敛速度,可以提高高优先 级用户的信干噪比。     

基于动态相位调整算法的高速采样系统设计

高速采样技术在雷达信号处理系统中至关重要。在使用多通道串行输出AD芯片进行采样时, AD芯片输出的时钟信号与串行数据信号在传输的过程中获得了不同程度的延时,导致关键路径的时序要求不能够得到满足。为了解决上述问题,提出了一种自适应动态相位调整算法,动态调整时钟和数据的相位关系使其能够在高速条件下正确匹配;设计了基于ADS6445模数转换芯片和Virtex-5 FPGA芯片的采样系统对算法进行验证,经系统测试该算法成功将时钟变化沿对准了数据窗中心位置,大幅度提高了系统采样的准确性和稳定性。经计算,系统的采样数据有效位达到11位以上,满足雷达信号处理对数据精度的高要求。     

基于改进型深度学习的流量预测

为了解决无线网络中流量的预测精度不高的问题，提出了一种自适应分组的栈式自编码(AG-SAEs)深度学习预测方法。在数据的预处理过程中，首先使用最大最小方式对数据进行归一化处理，并提出一种新型的自适应分组方法，把归一化后的链路数据进行关联性分组；然后，基于深度学习方法建立了一个多输入多输出的预测模型，并将分组后的数据输入到预测模型中，对该模型进行训练来建立输入和输出流量之间的映射关系；最后，为了进一步提高预测精度，在模型的训练过程中，使用改进型的牛顿法来进行权值参数更新。仿真实验以及和其他算法对比的结果证实了所提方案具有更小的预测相对误差。     

基于时钟和地址的跳频序列的产生和性能分析

在一般跳频系统中，跳频序列是由递归算法产生的，如PN序列以及混沌序列、模糊序列等。本文介绍的基于时钟和地址的跳频序列提供了一种新的产生方法。这种序列是由长比特设备地址和不断变化的长比特时钟信息经过一系列运算而产生的，即基于时钟和地址和跳频序列，该序列具有理想的均匀频谱特性和很长的周期；序列线性跨距很长，不容易被智能干扰机干扰；序列的汉明相关特性也很好；这个特点在多址接入通信中非常有用。该序列另一个重要特征是硬件实现简单容易，事实上，这种序列巳成功应用于蓝牙跳频系统中。本文主要介绍这种跳频序列的设计产生过程，并对序列的各种性能进行分析。     

基于FPGA的任意相位时钟管理器的设计

在通信双方为同源时钟的前提下,为保证时钟在接口处把所有数据都正确采样进来,利用Altera的综合开发平台Quartus II,实现了采样时钟相位根据输入数据相位自动调整,使采样时钟能找到最佳的采样时间来采样外来数据。任意相位时钟管理器可以产生高精度动态相位的时钟信号。