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| 基于FPGA的全数字锁相环设计思路 | |
| 作者姓名： | 黄俊 任艳华 |
| 作者单位： | 中国电子科技集团公司第38研究所 |
| 摘 要： | 通过介绍在FPGA中实现全数字锁相环(DPLL)的原理和方法,提出了一种基于FPGA的锁相环模块化设计,通过分析和仿真验证,可以有效的改善锁定时间和抑制相位抖动。 |
| 关 键 词： | VHDL FPGA 全数字锁相环 |
| 本文献已被 CNKI 等数据库收录！ | |
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