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| 锁相式频率合成器的设计与改进 | |
| 引用本文： | 马宇飞,李署坚.锁相式频率合成器的设计与改进[J].国际商务研究,2010,50(7). |
| 作者姓名： | 马宇飞 李署坚 |
| 作者单位： | 北京航空航天大学 电子信息工程学院，北京 100191;北京航空航天大学 电子信息工程学院，北京 100191 |
| 摘 要： | 针对目前的锁相式频率合成器分辨能力不高和频率转换时间较长的问题，采用DDS/
PLL组合式频率合成器，信号频率的转换时间最短可达到80 ns；在输出前端采用增益可控
放大电路，有效解决了信号输出强度随着频率升高而不断衰减的问题，使输出信号幅度稳定
在1～1.05 V之间。详细论述了系统的总体结构、软硬件结构，并给出了实验测试结果
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| 关 键 词： | 频率合成器 锁相环 信号发生器 增益可控放大器 |
Design and Improvement of a Frequency Synthesizer Based on Phase locked Loop |
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| MA Yu-fei and LI Shu-jian.Design and Improvement of a Frequency Synthesizer Based on Phase locked Loop[J].International Business Research,2010,50(7). | |
| Authors: | MA Yu-fei and LI Shu-jian |
| Abstract: | |
| Keywords: | frequency synthesizer phase locked loop(PLL) signal generator gain controll able amplifier |
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