基于RADIX-4的Turbo码全并行译码算法

针对Turbo码全并行译码算法译码迭代次数多、硬件消耗大的问题，提出了一种基于RADIX-4的改进译码算法。将译码算法中状态转移图的相邻两步状态合并为一步计算，译码时以“比特对”的形式操作进行迭代。在保留译码最大并行度同时，译码计算单元使用量减少一半，显著降低了Turbo码全并行译码算法的运算复杂度和存储开销。仿真结果表明，在相同迭代次数条件下，该方法的译码性能较全并行译码算法平均提高约0.5 dB。     

基于Turbo-TCM与时空分组码的级联系统的次优译码算法

针对瑞利信道中存在的严重的多径衰落，本文实现了Turbo-TCM方案与时空分组码的级联系统，以期利用空间分集改善系统的误码率性能。针对级联系统的译码，本文给出了一种具有低译码时延的次优译码算法，该算法的特点是各模块独立译码，先算比特对数似然比再进行二进制Turbo码译码。最后通过计算机仿真给出了使用该次优译码算法的Turbo－TCM方案与时空分组码的级联系统的译码性能。仿真结果说明，当发射天线数目一定时，随着接收天线数目的增加，译码性能的增益随之增加而帧长对译码性能的影响则随之减小。     

Turbo乘积码的两种迭代译码器的比较

提出了Turbo乘积码的并行迭代译码原理，对比分析了一种新的并行迭代译码器和传统的串行译码器，给出了以扩展汉明码(32，26，4)、(64，57，4)为子码的二维Turbo乘积码(32，26，4)。、(64，57，4)。在通过两种不同的译码器时的仿真结果。仿真结果表明，采取并行迭代译码器，在保持同样的译码性能的同时降低了译码延时。     

不等长包的CRC约束Turbo译码

约束Turbo译码方法的编码方案是由Turbo码及错误检测码级联而成.该译码方法可以降低Turbo译码的复杂度,同时可以节省译码时间.遗憾的是,由于不正确包满足校验检测导致错误信息的传播,在中低信噪比时,译码性能有所降低.为了减小此类错误包的出现,文中采用不等长包构成一个长帧,在迭代之初,仅对短包进行检测,当不满足校验的短包数量小于给定值时,才对长包进行检测.仿真结果表明,文中给出的方案有效地减小了错误检测的包的数量,在中低信噪比下,译码性能也得到了提高.     

一种高效的Turbo码硬件实现算法

针对Turbo码译码实现中硬件消耗、时延和纠错性能之间的矛盾，对Turbo码硬件实现中的译码算法进行了优化研究，提出了一种基于MAX-Log-MAP算法的高效Turbo码硬件实现算法。实验表明，本文所实现的Turbo码是硬件消耗与译码性能的良好折衷。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

一种新的缩短RS码迭代译码方案

为了在EPON中应用GF(256)标准RS码对信息帧长大于255位的信息流进行编码,并提高RS码的编码增益,提出了一种新的缩短RS码的编译码方案。该方案通过两个缩短RS码的交叠编码和互相迭代译码,可以提高编译码增益。RS码BM硬判决译码和chase软判决译码的计算机仿真表明,该方案对缩短RS码的软硬判决译码性能都有明显提高。     

Turbo码中迭代译码的迭代终止准则研究

本文介绍了Turbo码中迭代译码的两种新的迭代终止准则，并通过仿真研究了这两种迭代终止准则的性能。这两种迭代终止准则都是基于互熵（CE）的概念，但是后一种比CE准则更简单，具有更低的计算复杂度。     

短波通信中的低复杂度时域均衡

提出了一种基于Chase算法的低复杂度时域均衡技术。首先通过传统的自适应均 衡器获取软值,再利用Chase算法计算可信度找到不可靠位,同时构造测试序列,然后进行 滑动窗搜索和逐比特译码。此算法在减小计算量的同时消除了译码时延,并且误码率逼近 最大似然序列估计,实现了复杂度和性能的折衷。     

LDPC码的改进迭代比特翻转译码算法

为提高低密度奇偶校验（LDPC）码的低复杂度硬判决译码算法的性能，提出了一种改 进的比特翻转（BF）译码算法，在迭代时利用一个交替的门限模式对多个比特进行翻转，降 低了每次迭代时比特被错误翻转的概率，从而有效提高了译码性能。仿真结果表明，与BF算 法相比，该算法在保持低复杂度的基础上获得了更好的译码性能和更快的收敛速度。     

一种带辅助译码比特的Polar码译码方法

在传统的Polar码译码的基础上,引入辅助译码比特,构造了一个辅助的Polar码字以提高译码性能。辅助比特由信道选择辅助窗口内的信息位决定。接收端如译码失败,将进行二次译码尝试。译码方案分两阶段进行：基于相同结构的扩展生成矩阵,将辅助译码比特译出;结合译出的辅助比特,对原码字进行译码,提高译码成功率。仿真结果显示,使用所提方法进行译码,其译码性能明显优于普通串行抵消译码方法;与两种传统的自动重传请求方案相比,能分别获得1 dB和1.9 dB的性能增益。     

应用于无人机测控传输系统的多元LDPC码

针对无人机巡查区域地理环境复杂、信道特性多变、突发衰减严重的问题,设计了一种基于多元低密度奇偶校验(Q-LDPC)码的无人机测控传输系统。为减小置信传播(BP)类译码算法中振荡变量节点引入的错误传播,采用加权因子校正迭代前后的变量信息,从而减小短环对遥测、遥控等中短码字译码性能的影响,提高无人机测控传输系统可靠性。基于突发衰减信道建立系统仿真模型,仿真结果表明,所提方案通过将连续的突发比特错误转换为数量较小的符号错误,能够有效抵御快速衰落,降低误码率,为无人机对地观测提供安全保障。     

一种低复杂度的降低MIMO—OFDM峰平比的CARI方法

天线旋转取反算法(CARI)是降低MIMO-OFDM系统峰平功率比(PAPR)的一种性能较优的算法,不足之处是其迭代次数很大。CARI的次最优算法逐次次最优天线旋转取反(SS-CARI)算法虽然可以减小迭代次数,但性能损失又比较大。针对这一问题,提出了一种用滑动窗搜索旋转取反组合的次最优CARI方法,利用滑动窗搜索局部最优的旋转取反组合,既可以避免整体的遍历搜索大大减小CARI算法的计算复杂度,又可以改善SS-CARI的PAPR减小性能。仿真结果表明,该方法能够在系统复杂度与PAPR降低性能上取得很好的折衷。     

基于生成矩阵的LDPC/Turbo码的构造及内外迭代译码新技术

美国相关公司在美国对中国维生素C生产企业提起“价格串通”的美国反托拉斯(反垄断)诉讼。这是中国企业第一次面临美国的反托拉斯诉讼的域外管辖。本文分析的案例报告主要涉及中国企业试图从程序方面即根据“国家强迫行为”理论来申请中止证据调查程序。本文在对该案归纳的基础上,还就本案可能涉及的其他问题,如对美国反托拉斯法的域外适用的抗辩理由;美国反托拉斯法上价格串通构成的要素进行了评析。此外,本案还提醒我国行业协会和企业在应对美国反倾销指控的同时,需防止被指控价格串通而触犯后果更为严厉的美国反托拉斯法。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。