基于FPGA的八通道高速ADC的时序设计

针对八通道采样器AD9252的高速串行数据接口的特点,提出了一种基于FPGA时序约束的高速解串方法。使用Xilinx公司的FPGA接收高速串行数据,利用FPGA内部的时钟管理模块DCM、位置约束和底层工具Planahead实现高速串并转换中数据建立时间和保持时间的要求,实现并行数据的正确输出。最后通过功能测试和时序测试,验证了设计的正确性。此方法可适用于高端和低端FPGA,提高了系统设计的灵活性,降低了系统的成本。     

用XCF32P实现FPGA的高速动态配置

分析了Xilinx的Vertex Ⅱ Pro系列FPGA的配置流程和时序要求，以及Xitinx的在系统可编程PROM芯片XCF32P的内部结构和功能特点，介绍了在同一硬件平台下用XCP32P对FPGA不同的软件版本实现动态加载的设计方法及应用。     

基于CPLD的FPGA快速动态重构设计

随着FPGA的广泛应用,其实现的功能也越来越多,FPGA的动态重构设计就显得愈发重要。在分析Xilinx VertexⅡPro系列FPGA配置流程、时序要求的基础上,设计了基于CPLD的FPGA快速动态重构方案,实现了同一硬件平台下多个FPGA设计版本的在线动态配置和功能重构,该技术已在工程中成功应用。     

基于嵌入式通信网络的数据协调

根据量子密码通信的实际需要,构建了一套嵌入式通信网络,实现动态数据传输。选用Spartan3s 1500MB开发板,采用软硬件协同设计方法,用EDK构建了一个基于Xilinx SOPC的网络通信系统,并设计了高斯随机数IP核来生成随机数,利用该系统可以在两台PC机和FPGA板上进行高速远距离的数据传输,实现量子密码通信中的数据协调。     

用FPGA实现数字语音系统中的VGA控制器

介绍了用FPGA代替显示器控制器(CRTC),并用VHDL产生VGA时序信号的详细方法,从而完成了用FPGA实现数字语音系统中的VGA控制器的设计方案.这种设计方法已经应用于数字语音系统的显示部分.     

基于PCIE技术的高可靠性点对点的数据传输的实现

本文分析了目前芯片问及板间等点对点数据互连的几种技术,提出基于PCIExpress协议,应用Virtex～5LXT／SXT架构FPGA实现点对点的数据传输的解决方案。此方案充分利用FPGA的硬件资源和Xilinx公司ISE工具包软件资源,简化设计且低成本的实现了高可靠性点对点的数据传输。     

Xilinx FPGA上电时序分析与设计

提出了由于FPGA容量的攀升和配置时间的加长,采用常规设计会导致系统功能失效的观点。 通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点,深入分析了FPGA上电 时的配置步骤和工作时序以及各阶段I/O管脚状态,说明了FPGA上电配置对电路功能的严 重影响,最后针对不同功能需求的FPGA外围电路提出了有效的设计建议。     

一种通用的OFDM发射机设计

正交频分复用（OFDM）系统参数众多,设计灵活,可以根据不同用途、信道环境以及接收机的性能等,设计出很多不同的OFDM系统。针对此问题,提出了一种通用的基于训练序列的OFDM发射机设计方案。从性能的角度出发,设计了OFDM符号结构和传输帧结构,并重点分析了OFDM数字基带调制模块的组成,最终在Xilinx开发板上实现了该方案,并获得了OFDM各模块的仿真时序图、OFDM射频信号频谱和误比特率图。研究结果表明,该方案频谱利用率高,复杂度低,通用性好。     

雷达接收机数据采集平台及其FFT实现

介绍了小型化、通用化和实时信号处理要求下，雷达接收机的通用数据采集处理硬件平台。采用Xilinx公司最新平台级FPGA产品Spartan-3系列芯片构建平台，并实现其中的FFT于模块。试验表明，处理精度和速度都满足要求，为该方案的可行性和后续模块的实现提供了依据。     

基于FPGA的高速高阶流水线工作FFT设计

为了提高快速傅里叶变换(FFT)处理数据的实时性,本文利用现场可编程阵列(FPGA)逻辑资源丰富、运算速度快的特点以及FFT算法的分级特性,实现了高速、高阶FFT的流水线工作方式设计。通过本文介绍的设计方法,在Xilinx公司Virtex-II系列FPGA上实现了工作频率50MHz以上、数据流水输入、输出的1 024点按时间抽取FFT。     

数字存储示波器的设计与论证

以Altera DE1 FPGA为核心,设计一款实时采样方式和等效采样方式相结合的数字存储示波器。围绕Altera DE1开发板进行开发,由信号调理电路、采样保持电路、触发电路、等模块组成,实现模拟信号触发、量程和采样频率的自动调整,并高清晰显示波形,对模拟信号波形进行长期存储并能利用机内微处理器系统地对存储的信号做进一步的处理。     

一种在FPGA中实现快速并行CRC的设计方法

时序优化是FPGA逻辑设计中的非常重要的话题,随着FPGA器件的规模日益增加,逻辑设计工程师在FPGA上实现的电路功能越来越多,复杂度也越来越大。电路的工作频率也越来越高,越来越多的时序优化的问题摆在了逻辑设计工程师的面前。本文描述了一种通过对电路结构的优化和综合约束在FPGA中实现高速;32bit的并行CRC-16计算电路的方法。     

一种低复杂度信道模拟器的设计

针对TD-LTE射频一致性测试系统专项的需求及通用信道模拟器设计周期长、复杂度高的现状,研究了影响无线信道特性的路径损耗、阴影衰落、多径多普勒效应和高斯白噪声等因素,并相应提出了一种新的计算正余弦函数方法和高斯白噪声产生方法。通过信道理论建模、Matlab链路搭建进行模型优化分析以及基于Xilinx公司Virtex-6芯片的模型FPGA实现,得到了一种简单有效的信道模拟器。实验表明,用TD-LTE基带信号作为激励,该信道冲激响应与Matlab理论值误差在2‰之内,且模型不涉及SCM、WINNER等模型天线方向图、多链路等高复杂度模块,说明该信道模拟器具有简便性和可靠性。     

基于DSP和FPGA的嵌入式数字直接序列扩频系统的研制

介绍了一种基于Xilinx公司的FGA(Spartan2 XC2S200)和TI公司的DSP TMS320VC5410设计的直接序列扩频收发机，其下变频后的部分，如PN码的捕获、跟踪、基带解调(去掉剩余频差)等全部采用FPGA数字实现。对PN码的捕获，采取了一种门限自适应控制的双积分滑动相关捕获方法，既大大节省了FPGA的硬件设计资源，又能使PN码的平均捕获时间足够小。经实验测试，该系统各参数完全达到设计要求。     

基于高速ADC和FPGA的IR-UWB相干接收机设计

为了探索超宽带（UWB）技术的空间应用,设计了一款脉冲无线超宽带（IR-UWB）的全数 字化相干接收机。本系统利用高速采样芯片ADC08D1000对IR-UWB信号进行双通道交织 采样,接下来利用Xilinx FPGA对采样数据进行降速处理。按照二分搜索、相干捕获 、脉冲跟踪的方案进行接收系统设计,并对该接收机进行了实际测试。最终实现了1 ns 脉宽的IR-UWB信号的正确接收和1 Mb/s码速率的OOK编码通信。     

基于FPGA的OBS边缘节点总线控制硬件设计

给出了一种OBS边缘节点总线控制的硬件设计方案。该方案采用循环四次握手的方式完成主模块与其它从模块的通信,用轮询的方式把几个可能引起时序上冲突的信号,按顺序分配到不同的时钟周期上。整个方案以FPGA芯片EP2C20F484C8为基础实现,在Quartus Ⅱ软件上编译通过。仿真结果显示:该方案不仅能够解决时序冲突的问题,而且最高工作频率达到340 MHz,在整个控制模块中占用的逻辑单元(LE)数目仅为0.9%。     

一种适用于频谱监测的高效中频信道化结构

针对软件无线电接收机对空中通信信号进行监测搜索的过程中频率分辨率与搜索速度 的矛盾,在分析中频信道化技术原理的基础上,设计了一种适用于频谱监测的信道化结构 ,通过Simulink建模仿真验证了此种结构可以无误差地还原输入信号频谱,根据实际项目需 要,利用Xilinx 集成设计工具Sysgen进行快速设计并最终在FPGA中实现了八信道的信道化 结构。该设计方法可以大大加快信道化接收机的硬件实现速度,具有一定的工程实际应用价值。     

一种基于CORDIC算法的高速高精度数字鉴相器

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。     

基于SOPC的DDS信号源的实现

本文介绍了直接数字频率合成(DDS)的工作原理以及基于可编程片上系统(SOPC)实现DDS信号源。设计的DDS信号源以Cyclone器件为核心,用嵌入在FPGA中的N ios软核CPU作为控制来实现频率、相位和幅度的数字预制和步进,利用FPGA的RAM位放置正弦查找表,同时利用FPGA的逻辑单元实现相位累加等其它数字逻辑功能。实现了两路相位完全正交的DDS信号源。     

FPGA实现高速FFT处理器的设计

介绍了采用Xilinx公司的Virtex -II系列FPGA设计高速FFT处理器的实现方法及技巧。充分利用Virtex -II芯片的硬件资源 ,减少复杂逻辑 ,采用流水方式对复数数据实现了加窗、FFT、求模平方三种运算。整个设计采用流水与并行方式尽量避免瓶颈的出现 ,提高系统时钟频率 ,达到高速处理。实验表明此处理器既有专用ASIC电路的快速性 ,又有DSP器件的灵活性的特点 ,适合用于高速数字信号处理