高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

一种卷积码的VITERBI译码的实现

本文采用ＱＵＡＬＣＯＭ公司的Ｑ１６５０多码率ＶＩＴＥＲＢＩ译码器，设计了前向纠错编／译码器，对提高误码的纠错能力有一定参考价值。     

数传系统终端设备抗干扰编码研究与改进

针对某数传系统的抗干扰编码进行了分析和研究，介绍了易于采用超大规模集成电路(VLSI)技术进行软硬件实现的编译码方法，并提出了可将保密性和抗干扰能力有机结合的改进措施，在各种数据链中具有普遍指导意义。最后给出了编译码器的FPGA实现方案及仿真结果，可适应更高速率的宽带无线接入网的使用要求。     

LDPC码在DSP上的实现

本文概述了LDPC码的编译码原理,重点论述在TI公司的DSP(TMS320C6416)上的(512,256)LDPC编译码器的算法实现,并给出其与(2,1,7)卷积码在AWGN信道条件下的纠错性能对比。对比表明(512,256)LDPC码比(2,1,7)软判决的卷积码在误码率为10-4时可具有1.5dB的编码增益。     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度，并且利用大数判决准则和对译码器各个部分的优化设计，减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

基于VHDL语言的GF(28)上快速乘法器设计

基于有限域上多项式乘法理论，采用高层次设计方法，采用CPLD实现了GF(2^8)上8位快速乘法器，利用XILINX公司的Foundation Series3．1i集成设计环境完成了快速乘法器的VHDL源代码输入、功能仿真、布局与布线、时序仿真，并用XC9572PC84可编程逻辑芯片验证了该电路设计。该乘法器可以应用于RS(255，223)码编／译码器。     

高速维特比译码器的设计

本文实现了高速(2，1，7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计，并且在解码器的各个部分，在不影响译码性能的前提下，采用了一系列的简化设计，从而使译码器输出数据的速率达到160Mbps。     

一种交错并行高速TPC译码器的设计

Turbo乘积码（TPC）作为一种高码率编码在带限通信系统中有着广泛的应用,但是大多数TPC译码器存在结构复杂、资源消耗高、处理时延大的问题。为此,提出了一种交错并行流水线处理结构的译码器,并通过译码过程中测试序列的合理排序以及使用相关运算代替最小欧式距离计算等算法优化设计,简化了译码器的实现复杂度,现场可编程门阵列（FPGA）资源消耗相比传统设计降低了35%,提高了译码速度。在Xilinx公司的FPGA芯片XC5VSX95T上完成了译码器的硬件实现,达到80 Mbit/s的译码速度,通过增加子译码器个数还可进一步提升译码吞吐率。     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

RS码编码和译码的算法

本文针对用ＤＳＰ芯片实现ＲＳ码的编码器和译码器的要求，讨论ＲＳ码的编码和译码算法。     

符合MPEG2标准的编码装置

符合ＭＰＥＧ２标准的编码装置日本胜利公司最近研制成功了供广播、通信系统使用的实时编／译码器，即高效率编码装置。该编码装置可传输符合关于活动图象压缩、扩展技术方面的“ＭＰＥＧ２”图象声音信息。该编码装置采用以“ＭＰＥＧＩ”为基准的高效率编码算法（计算机...     

TMS320AV110单片声音译码器

ＴＭＳ３２０ＡＶ１１０单片声音译码器日本推出的ＴＭＳ３２０ＡＶ１１０是以ＩＳＯ－ＭＰＥＧ（１、２层）为基准的单片声音译码器。ＡＶ１１０采用的３２位ＤＳＰ软件算法，实现了布线逻辑化，同时，易于与录象机同步，且能纠错。其应用可例举如下：数字电缆ＴＶ、数字...     

Turbo乘积码的两种迭代译码器的比较

提出了Turbo乘积码的并行迭代译码原理，对比分析了一种新的并行迭代译码器和传统的串行译码器，给出了以扩展汉明码(32，26，4)、(64，57，4)为子码的二维Turbo乘积码(32，26，4)。、(64，57，4)。在通过两种不同的译码器时的仿真结果。仿真结果表明，采取并行迭代译码器，在保持同样的译码性能的同时降低了译码延时。     

3线—8线译码器CT74LS138DE的应用

针对机电专业学生对数字电路组合逻辑电路的设计比较困难,应用3线—8线CT74LS138DE译码器对电路的设计就变得很容易,用3线—8线译码器加上4输入与非门或4输入或门就可完成任意的组合逻辑电路的设计。我从3线—8线译码器基本逻辑关系入手,分析基本电路,输出的真值表及三位二进制译码器逻辑式,最小项的逻辑关系式,最后例举了两个全加器和芯片片选信号作为论证。     

—种BCH码的新型译码方法及其FPGA器件实现

介绍了一种新型的BCH码的译码方法,并给出了该译码算法的FPGA器件实现方法。与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、体积小、性能稳定等特点。     

高速MIMO解调器的FPGA实现

研究了高速多入多出（MIMO）解调器的实时实现，并且基于一种与信道译码器联合迭代的MIMO检测算法，提出了高效可行的FPGA实现方案。仿真分析和实验表明，硬件实现的性能与理论性能接近。完全可应用于新一代移动通信系统中完成高速MIMO解调的任务。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。     

7/8自正交卷积码在宽带无线接入系统中的应用

针对TDMA宽带无线接入系统零星误码的问题，设计了7／8自正交卷积码高效结构的编码器和反馈结构的译码器，7／8自正交卷积码的应用使得宽带无线接入系统的误码性能得到较大改善。针对解调器相位模糊和译码器失步的问题，提出了统一的解决方案，应用该方案可获得3dB的功率增益，而且可快速地获得译码器和编码器之间的同步。