基于JESD204协议的AD采样数据高速串行传输

为解决传统采样数据并行传输时受码间同步及串扰影响的问题,研究了ADC采样数据的高速串行传输协议——JESD204协议,提出了一种具有自主知识产权的、基于FPGA中高速串行收发器GTX实现JESD204协议IP核的方法,实现了对ADC采样数据的高速串行传输并接收。实验表明,采用基于JESD204协议的高速串行传输方式可实现单通道3.2 Gb/s的传输速度,符合机载通信终端小型化的发展趋势。     

一种在FPGA中实现快速并行CRC的设计方法

时序优化是FPGA逻辑设计中的非常重要的话题,随着FPGA器件的规模日益增加,逻辑设计工程师在FPGA上实现的电路功能越来越多,复杂度也越来越大。电路的工作频率也越来越高,越来越多的时序优化的问题摆在了逻辑设计工程师的面前。本文描述了一种通过对电路结构的优化和综合约束在FPGA中实现高速;32bit的并行CRC-16计算电路的方法。     

SATA高速存储的FPGA实现

针对机载高速数据存储需求,介绍了机载高速存储的主流技术,分析了各种存储方式的优缺 点,基于FPGA中的高速串行收发器GTX,实现了SATA的IP核存储方式,采用固态硬盘(SSD), 实现了单盘150 Mbyte/s的存储速度,提高了机载高速存储的抗振能力,增加了存储数据的 灵活性,解决了机载及星载的海量数据存储问题。     

基于动态相位调整算法的高速采样系统设计

高速采样技术在雷达信号处理系统中至关重要。在使用多通道串行输出AD芯片进行采样时, AD芯片输出的时钟信号与串行数据信号在传输的过程中获得了不同程度的延时,导致关键路径的时序要求不能够得到满足。为了解决上述问题,提出了一种自适应动态相位调整算法,动态调整时钟和数据的相位关系使其能够在高速条件下正确匹配;设计了基于ADS6445模数转换芯片和Virtex-5 FPGA芯片的采样系统对算法进行验证,经系统测试该算法成功将时钟变化沿对准了数据窗中心位置,大幅度提高了系统采样的准确性和稳定性。经计算,系统的采样数据有效位达到11位以上,满足雷达信号处理对数据精度的高要求。     

基于FPGA的视频数据解析及回放技术

本文给出了一种远程视频会议系统节点设备的视频数据捕获及回放的FPGA实现。本地捕获数据在进行压缩之前,需要对每一帧中色度信号U、V、亮度信号Y以及同步信号进行分离。通过DSP EM IF接口与FPGA之间的通信,实现了捕获和回放的单片FPGA设计,给出了基于FPGA的视频数据解析方法,同时也给出了DSP EM IF控制器和SDRAM控制器的FPGA实现。工程实践表明,本文的设计减少了DSP中算法软件的复杂度,提高了节点设备处理的速度,且稳定可靠。     

一种透明传输的双向SPI接口的设计与实现

在高速图像/指令扩频无线传输系统中,前向链路主要为遥控指令或者遥控数据(例如航迹),后向链路主要为高速图像数据,无线传输信道为实时双向链路.针对这种前后向链路数据量不对称而又需要实时传输的特点,设计了一种新型的SPI接口,从而较好地解决了此类数据不对称信道中的数据实时双向透明传输的问题.该设计基于FPGA实现,可与绝大多数具有SPI接口的MCU(MPU)主设备进行双向SPI透明传输,而不需要增加任何协议.给出了SPI接口的仿真波形和实现结果,设计完成后经测试证明,该接口完全满足SPI协议串行数据传输的要求,性能可靠.     

基于嵌入式通信网络的数据协调

根据量子密码通信的实际需要,构建了一套嵌入式通信网络,实现动态数据传输。选用Spartan3s 1500MB开发板,采用软硬件协同设计方法,用EDK构建了一个基于Xilinx SOPC的网络通信系统,并设计了高斯随机数IP核来生成随机数,利用该系统可以在两台PC机和FPGA板上进行高速远距离的数据传输,实现量子密码通信中的数据协调。     

FPGA高速数字下变频

介绍了一种基于新型FPGA的高速数字下变频的实现方法,它充分利用数字下变频优化算法以及FPGA领域的新技术,去除由于数据速率过高而造成的各种瓶颈,极大地减少了计和FPGA片内资源的消耗。     

一种基于CORDIC算法的高速高精度数字鉴相器

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。     

基于FPGA 的1GHz高速采样处理平台设计

介绍了一种高速宽带采样的数字信号处理平台设计方法，论述了在XilinxV4 FPGA中如何实现高速同步时钟设计和高速数据同步接收设计，介绍了与该设计相关的一些高速模数混合电路设计方法和一种采样后数据捕获的方法。该设计方案已用于瞬时测频中，并取得了良好的效果。     

基于FPGA的高速同步串行总线设计

为了实现高速同步串行总线设计,提出了基于FPGA使用硬件描述语言实现同步串行总线通信的方法,同时在工程应用中验证了其高速率和高可靠性的总线传输特性,为提高SRU(场内可更换单元)级之间总线速率提供参考。     

FPGA实现高速FFT处理器的设计

介绍了采用Xilinx公司的Virtex -II系列FPGA设计高速FFT处理器的实现方法及技巧。充分利用Virtex -II芯片的硬件资源 ,减少复杂逻辑 ,采用流水方式对复数数据实现了加窗、FFT、求模平方三种运算。整个设计采用流水与并行方式尽量避免瓶颈的出现 ,提高系统时钟频率 ,达到高速处理。实验表明此处理器既有专用ASIC电路的快速性 ,又有DSP器件的灵活性的特点 ,适合用于高速数字信号处理     

航空高速总线协议AS5643的FPGA实现

介绍并分析了拥有高确定性和可靠性的AS5643总线协议。为了将处理器从繁杂的协议 中解脱出来,提出了基于FPGA的AS5643协议实现方案,详细介绍了协议模块的系统设计及VH DL语言实现。实验证明该协议模块符合AS5643协议规范,该设计可应用于对总线性能要求较 高的综合化航空电子系统中。     

恒模数字波束形成器在多天线软件无线电平台中的实现

在一个多天线软件无线电平台上实现了基于恒模算法(CMA)的数字波束形成器。利用DSP的EDMA传输方式可以提高数据传输的速率,增加波束形成的实时性。试验结果表明:采用恒模数字波束形成算法,可以使天线主波束对准用户信号到达方向,旁瓣或零陷对准干扰信号达到方向,达到抑制干扰的目的。当采样速率为500 kHz时,在我们的平台上可以实时实现数字波束形成。     

基于USB的GPS数据采集系统

介绍了一种基于USB的GPS数据采集系统软硬件设计方案,以FPGA为该系统的控制 核心、CY7C68013为USB接口芯片实现FPGA与上位机之间的数据传输。针对FLASH中的坏块问 题,提出了一种FLASH坏块检测及管理方案。采用双缓冲技术,解决了采集系统中的数据丢 失问 题。该系统实时传输速率达4 Mbit/s,而且可支持更高的传输速度。     

低信噪比下互相关时延估计器的FPGA实现

在时延估计算法中,相关法是一种经典的算法。时域互相关法可用来进行整数倍和非整数倍采样周期的时延估计,即使是在极低的信噪比（SNR）条件下,利用较多的数据也能获得准确和稳定的估计结果。为提高时延估计分辨率,给出了一种采用sinc函数对信号进行非整数倍采样周期延时的相关估计算法,通过仿真比较了未插值、两倍插值法和sinc函数延时法的估计精度和计算量,证明sinc函数延时法性能最优。基于现场可编程逻辑门阵列（FPGA）实现的改进型互相关时延估计器能够实现在低信噪比下时延差的准确估计。     

LTE/GSM多模基站收发信台数字中频模块故障诊断的新方法

针对LTE/GSM多模基站收发信台（BTS）开发中FPGA数字中频模块故障诊断的需求,开发 了一种基于以太网数据通信接口,利用Matlab软件直接存取FPGA内部寄存器值,并且可以连 续采集数字中频模块内部关键节点大块数据的软硬件协 处理方法,从而快速定位数字中频信号链路的调测问题并帮助排除故障。这种诊断方法无缝 集成在FPGA设计中,可以在BTS测试开发的各个阶段采用,不需要额外设备及接口。在LTE/G SM MSR（Multi-Standard Radio）项目中利用该诊断技术完成了数字中频模块上下行信号 处理链路频谱异常等故障的诊断与定位。     

基于FPGA的高速高阶流水线工作FFT设计

为了提高快速傅里叶变换(FFT)处理数据的实时性,本文利用现场可编程阵列(FPGA)逻辑资源丰富、运算速度快的特点以及FFT算法的分级特性,实现了高速、高阶FFT的流水线工作方式设计。通过本文介绍的设计方法,在Xilinx公司Virtex-II系列FPGA上实现了工作频率50MHz以上、数据流水输入、输出的1 024点按时间抽取FFT。     

通用8位数字显示模块设计

8位数字显示模块使用Atmega16作为主控驱动芯片,实现了通过串口或数据传输接口驱动显示数字。文中设计了数码管显示驱动电路和显示控制接口,采用动态扫描方法显示数据。通过样机测试表明,所设计的模块可以方便地嵌入到用户系统中,不仅节约用户系统开发时间,而且加快了用户测控系统的开发速度。     

千兆以太网TAP卡的设计与实现

描述了一种千兆以太网TAP卡的设计与实现方法。该TAP卡可将千兆以太网上的数据帧复制到检测端口,并可在复制出的帧中插入精确的时间戳。使用FPGA完成数据帧的传输、复制及时间戳的插入,使用FPGA内的软CPU通过GPS接口实现精确的时间同步。掉电保护电路用于在TAP卡掉电或故障时保证被监测以太网链路的正常传输。本TAP卡可用于对软交换、3G网络等的维护和传输质量检测。