高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度，并且利用大数判决准则和对译码器各个部分的优化设计，减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

数传系统终端设备抗干扰编码研究与改进

针对某数传系统的抗干扰编码进行了分析和研究，介绍了易于采用超大规模集成电路(VLSI)技术进行软硬件实现的编译码方法，并提出了可将保密性和抗干扰能力有机结合的改进措施，在各种数据链中具有普遍指导意义。最后给出了编译码器的FPGA实现方案及仿真结果，可适应更高速率的宽带无线接入网的使用要求。     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

高速MIMO解调器的FPGA实现

研究了高速多入多出（MIMO）解调器的实时实现，并且基于一种与信道译码器联合迭代的MIMO检测算法，提出了高效可行的FPGA实现方案。仿真分析和实验表明，硬件实现的性能与理论性能接近。完全可应用于新一代移动通信系统中完成高速MIMO解调的任务。     

一种交错并行高速TPC译码器的设计

Turbo乘积码（TPC）作为一种高码率编码在带限通信系统中有着广泛的应用,但是大多数TPC译码器存在结构复杂、资源消耗高、处理时延大的问题。为此,提出了一种交错并行流水线处理结构的译码器,并通过译码过程中测试序列的合理排序以及使用相关运算代替最小欧式距离计算等算法优化设计,简化了译码器的实现复杂度,现场可编程门阵列（FPGA）资源消耗相比传统设计降低了35%,提高了译码速度。在Xilinx公司的FPGA芯片XC5VSX95T上完成了译码器的硬件实现,达到80 Mbit/s的译码速度,通过增加子译码器个数还可进一步提升译码吞吐率。     

高速维特比译码器的设计

本文实现了高速(2，1，7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计，并且在解码器的各个部分，在不影响译码性能的前提下，采用了一系列的简化设计，从而使译码器输出数据的速率达到160Mbps。     

一种自适应参数配置Viterbi译码器的FPGA实现

提出了一种码率、约束长度可变V iterbi译码方案。译码器支持码率为1/2和1/3、约束长度3~7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%。     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

光突发交换数据调度模块的硬件实现

以ALTERA公司CYCLONEⅡ系列的FPGA芯片为硬件平台,使用quartusⅡ进行编译、综合和下载,一种光突发交换(OBS)网数据调度模块实现了。该方案采用Round-Robin算法对突发包的调度请求进行轮询,根据最近可用未占用信道算法(LAUC)对突发包进行信道选择。仿真结果表明了该实现方案的有效性。     

一种改进的数字混沌编码器

针对解码器在解码前不需要初始化,攻击者容易重构出解码器结构这一缺陷,提出 了一种新的编解码方法。改进后的解码器只有当编、解码器的初始状态相同时,解码器 才能正确地恢复出原始信息序列。仿真结果表明,改进后的混沌编解码器结构比原结构具有 更好的保密性能。     

Turbo乘积码的两种迭代译码器的比较

提出了Turbo乘积码的并行迭代译码原理，对比分析了一种新的并行迭代译码器和传统的串行译码器，给出了以扩展汉明码(32，26，4)、(64，57，4)为子码的二维Turbo乘积码(32，26，4)。、(64，57，4)。在通过两种不同的译码器时的仿真结果。仿真结果表明，采取并行迭代译码器，在保持同样的译码性能的同时降低了译码延时。     

基于生成矩阵的LDPC/Turbo码的构造及内外迭代译码新技术

美国相关公司在美国对中国维生素C生产企业提起“价格串通”的美国反托拉斯(反垄断)诉讼。这是中国企业第一次面临美国的反托拉斯诉讼的域外管辖。本文分析的案例报告主要涉及中国企业试图从程序方面即根据“国家强迫行为”理论来申请中止证据调查程序。本文在对该案归纳的基础上,还就本案可能涉及的其他问题,如对美国反托拉斯法的域外适用的抗辩理由;美国反托拉斯法上价格串通构成的要素进行了评析。此外,本案还提醒我国行业协会和企业在应对美国反倾销指控的同时,需防止被指控价格串通而触犯后果更为严厉的美国反托拉斯法。     

Viterbi译码器的优化设计

Viterbi译码算法用FPGA实现时，其硬件资源消耗与译码速度始终是相互制约的两个方面，通过合理安排ACS单元和路径度量存储单元可有效缓解这两方面的矛盾。本文以(2，1，6)卷积码为例，基于基4算法提出的动态路径度量存储管理方法能在不影响译码速度的前提下有效降低译码器的硬件复杂度。     

低复杂度的连续相位调制与LDPC联合迭代译码算法

连续相位调制与低密度奇偶校验(LDPC)码编译码技术在提高频谱利用率的同时能够有效降低发射功率,然而这会增加通信系统的复杂度。为此,提出了一种低复杂度的联合迭代译码算法解决此问题。该算法以符号/比特的可靠度作为内外译码器之间的迭代信息。仿真结果表明,新的联合迭代译码算法的性能与概率域下的算法几乎没有差异,在总迭代次数相同的情况下,采用低复杂度联合迭代的性能相比于未采用联合迭代的性能有约0.75 dB的增益。     

DMT处理器中RS译码器的设计

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