一种变系数的m序列产生方法

介绍了对移位寄存器的每一位状态进行加权求和产生m序列的方法.该方法可以在移位寄存器初相不变的情况下仅改变加权系数就能得到不同初相的m序列.文中进一步证明了非零加权系数向量与n级移位寄存器产生的m序列初相具有一一对应关系.该方法简化了多路m序列的生成,实现非常简单,可用于改进扩频通信系统中伪码的捕获电路.     

高速Viterbi译码器的FPGA实现

提出了一种高速Viterbi译码器的FPGA实现方案。该译码器采用全并行结构的加比选模块和寄存器交换法以提高速度，并且利用大数判决准则和对译码器各个部分的优化设计，减少了硬件消耗。译码器的最高输出数据速率可以达到90Mbps。译码器的性能仿真和FDGA实现验证了该方案的可行性。     

基于m-序列的二元零相关区序列构造新方法

基于伪随机序列,提出一种二元零相关区序列构造方法。该方法利用伪随机序列的游程特性,通过在伪随机序列的适当位置进行插值,使生成的序列具有一定长度的零相关区。为了提高序列的丰富性,提出两种扩展方法：一种基于交织技术,通过构造移位序列,使交织序列的周期增大而零相关区不变;另一种方法将零相关区序列与Hadamard矩阵的行向量按位相乘,该方法能够增加零相关区序列数量的同时不改变序列的周期。数值仿真证明了所提方法的有效性。     

一种计算de Bruijn序列可解长度的方法

基于de Bruijn序列反馈函数真值表的特性和反演公式的原理,提出了一种用于计算M序列可解长度的算法,通过该算法能确定生成M序列的最短非线性移位寄存器,有效地解决了非线性序列的综合问题。     

一种3GPP LTE伪随机序列生成优化算法

伪随机序列(Pseudo-random Sequence)被广泛应用在通信系统中信道估计、信号加扰和频率跳转等方面.3GPP LTE标准采用Gold序列作为伪随机序列,针对Gold序列生成公式中存在较大状态偏移量以及常规算法生成序列耗时较多等问题,提出了利用状态转移矩阵快速生成序列的优化算法.实验表明,基于TI公司TMS3206455开发测试平台,在生成相同长度序列时,优化算法比常规算法能减少大约17 000多个系统时钟周期,至少节省49%系统资源,对提高系统整体性能有重要意义.     

归零Turbo码参数的盲识别

针对归零Turbo码码率、码组起点、交织起点、交织长度参数识别问题，首先引入矩阵秩量比的概念，推导出适用于归零Turbo码矩阵秩量比下限，提出了基于秩量比判决门限的码长识别算法；其次，遍历一交织帧输出码元，找出最小秩量比对应的位置，实现交织起点和码组起点的识别；然后，依靠完整的交织帧输出数据，利用分析矩阵实现码率与分量编码器中寄存器个数识别；最后，由以上识别的参数计算出交织长度。仿真结果表明：在信噪比为5 dB时，单靠信息序列，各部分的识别概率能达到80%以上；在交织长度为100时，提出的识别算法与传统算法相比，性能相近，识别时间大约缩短为原来的1/3。     

基于分块矩阵变换的线性分组码盲识别

为了解决传统矩阵分析方法存在的误码扩散问题，提出了一种基于分块矩阵变换的线性分组码盲识别方法。首先，将截获序列按照估计码长构造出分析矩阵，将分析矩阵分块后分别进行矩阵下三角变换；然后，以各列列重为度量，根据相关列重量的统计分布特性设置相关列阈值，并统计出符合阈值的相关列的个数，当相关列的个数最大时即为真实码长的情况。该方法还可以识别码字同步点，识别方法简单。理论分析及仿真结果表明，该识别方法的容错性能较好，在误码为5%的条件下，对(15,7)线性分组码的正确识别率依然能达到80%。     

数字通信中卷积交织盲识别方法

分析了卷积交织原理和交织器中移位寄存器的工作方式。在无任何辅助信息下,利用卷积交 织器中移位寄存器所设初始值被交织后在交织序列 中保持不变的特性,提出叠加法来确定交织序列中原移位寄存器初始值位置,并以此对卷积 交织器支路数和每条支路增加的移位寄存器数这两个重要参数进行估计。为保证叠加结果的 正确性,同时提出一种判决准则对叠加法的工作范围进行估计。仿真表明,叠加法和重要参 数估计算法结合可在一定低信噪比下有效地实现关键参数估计和序列盲识别。     

基于改进遗传算法的客户购买行为聚类

针对电子商务客户购买行为,构建客户——商品矩阵,度量客户购买行为相似度。基本遗传算法存在一定的缺陷,本文提出一种改进的混合并行遗传算法,结合k-means算法的高效性和局部搜索能力,以及并行遗传算法的全局优化能力,并运用该算法对客户购买行为聚类。实验结果表明该方法在客户行为聚类应用中具有较高的效率和精确度。     

模糊神经计算技术──智能信息处理的新方向

以巨量并行分布为特点的神经网络拓扑结构和以非精确输入、满意解输出为基础的模糊运算方法结合起来，将构成类似于人类大脑神经系统功能原理和信息活动特征的新型智能信息处理系统．     

SCSI总线在高速微处理机中的应用

本文详细地介绍了ＳＣＳＩ总线在高速微处理机中的应用，着重介绍了ＳＣＳＩ总线的结构和特点，以及ＳＣＳＩ控制器与高速微处理机之间的硬件和软件工作原理。采用ＳＣＳＩ总线进行数据交换，提高了数据通信的速率，保证了通信质量。     

SAR目标模拟器硬件平台设计与实现

针对当前国内大多数雷达目标模拟器不能模拟大时带宽积合成孔径雷达（SAR）目标回波问 题,提出了一种SAR目标模拟器硬件平台架构,采用FPGA控制DDRII存储器来存储和输出数字 回波,通过数模转换后可以输出带宽150 MHz以上模拟回波信号。由于主机与目标模拟板通 信采用CPCI总线,其数据吞吐率比采用USB接口的注入式SAR目标模拟器高。该平台可以3个 通道同时输出不同信号,因此可模拟聚束、条带和扫描SAR等工作模式回波。测试结果表明 该平台满足系统指标设计要求。     

TD-LTE多带宽数字下变频设计与FPGA实现

分时长期演进(TD-LTE)系统为了满足各种环境的需要,支持6种不同的带宽和基带速率。为了满足TD-LTE系统多带宽和多速率的要求,设计了一种兼容TD-LTE多带宽和多速率的多带宽数字下变频方案。方案中采用了时分复用技术、抽取滤波的合理搭配和高性能滤波器实现了资源优化和输出信号的高信噪比。此外,对数字混频器和抗混叠滤波器进行改进,设计出了基于坐标旋转数字计算法(CORDIC)的流水线型混频器和高速并行可配置滤波器。软件仿真和硬件测试证明了TD-LTE多带宽数字下变频的正确性,且具有灵活性、高性能和低资源消耗的特点以及较高的工程实用价值。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

时变多普勒衰落信道硬件模拟的FPGA实现

针对不同散射环境下衰落信道具有不同的多普勒功率谱形状,提出了一种改进的复谐波叠加模型用于时变多普勒衰落信道的模拟,仿真分析了该方法输出信道衰落的幅值及相位连续性,并据此设计了基于FPGA硬件平台的时变多普勒衰落信道模拟器。硬件实测结果表明,该模拟器输出的时变多普勒功率谱与理论仿真非常吻合,可用于实际中多普勒功率谱实时变化场景的模拟。     

一种无乘法高性能9/7离散小波变换滤波器的硬件设计

提出了一种基于提升格式，高效、实时实现JPEG2000中9／7双正交离散小波变换虑波器的VLSI结构设计方法。该方法所设计的结构，在保证同样的精度下，大大减少了运算量，整体运算速度高，硬件花费少，存储需求低，硬件利用率达到100％。用Verilog HDL对系统进行了硬件描述，并选用Xilinx公司的xcv50e-cs144-8器件在ISE4．1环境下实现了综合。     

一种基于PCI9656的64位PCI高速

介绍了PCI9656的内部硬件结构,重点说明了基于PCI9656实现的采集卡的硬件配置及时序控制,最后简单介绍了采集卡驱动程序的设计与实现。该采集卡与以往的同类采集卡相比,提高了采集速率,可用于32/64位系统环境,实现信号处理检前数据采集。     

一种适用于频谱监测的高效中频信道化结构

针对软件无线电接收机对空中通信信号进行监测搜索的过程中频率分辨率与搜索速度 的矛盾,在分析中频信道化技术原理的基础上,设计了一种适用于频谱监测的信道化结构 ,通过Simulink建模仿真验证了此种结构可以无误差地还原输入信号频谱,根据实际项目需 要,利用Xilinx 集成设计工具Sysgen进行快速设计并最终在FPGA中实现了八信道的信道化 结构。该设计方法可以大大加快信道化接收机的硬件实现速度,具有一定的工程实际应用价值。     

高动态直扩信号快捕设计与FPGA实现

为了解决高动态直扩信号捕获速度与资源消耗的矛盾,分析了部分匹配滤波结合快速傅里叶变换（PMF-FFT）的捕获性能。针对PMF-FFT捕获范围有限且占用硬件资源过多的问题,采用递归折叠匹配滤波器代替常规匹配滤波器的方法大大节省了硬件资源,并行FFT保证了其捕获速度,同时采用扫频方法成倍增加了频偏捕获范围。给出了该方法的FPGA设计结构与实现结果,验证了该方法的有效性。与FFT循环卷积方法相比,在频偏捕获范围一定的前提下,所提方法捕获速度快,占用资源较少,非常适合高动态直扩信号的快速捕获。