基于VHDL的可逆计数器的设计与实现

计数器作为一种数据采集设备,是各领域测量系统的重要组成部分,它在时钟、定时器、分频电路、状态机等应用中都有应用。针对传统计数器功能单一,电路复杂、调试困难,设备升级、维护成本高的缺点,研究开发了一种基于VHDL的同步二进制可逆计数器,可实现可逆计数,并且可以灵活的调整计数器的位数;并通过实验测试验证了该设计的可行性及准确性,也为使用VHDL设计其他的器件提供了参考和依据。     

基于改进CORDIC算法的QDDS的FPGA实现及精度分析

分析了DDS原理、CORDIC原理及其一种改进方法,设计了基于改进CORDIC算法的流水线QDDS系统,在Altera公司的ACEX1K-EP1K50TC144-1芯片上予以实现,通过对数据的频谱分析验证了系统工作性能.系统输入频率控制字32位,输出幅度位数16位,最高工作频率83.33 MHz,频率转换时间440 ns,频率分辨率0.0196 Hz,杂散指标-114 dB.     

TDRSS多模式调制器设计及关键指标分析

TDRSS多模式调制器可产生多种模式的调制信号,在工程中具有较大的实际应用价值.对跟踪与数据中继卫星系统(TDRSS)信号形式进行了简单分析,针对多模式调制器的设计,介绍了硬件平台的选择、FPGA内的设计实现,并重点分析了几项关键指标.     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

多功能数字应答机信号处理技术

本文介绍信号处理技术在多功能数字应答机中的应用,以及关键功能模块的设计原理.     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

一种基于DDS的QPSK调制器及其FPGA实现

根据现代通信系统设计全数字化的发展趋势和FPGA的广泛应用,提出了一种基于DDS技术、以FPGA为硬件载体的全数字QPSK调制器实现方案,并通过软件仿真和硬件测试验证了该方案的正确性和可行性.     

RS译码的BM迭代算法及其FPGA实现

介绍了运用于RS译码中的BM迭带算法及利用BM迭带进行RS译码的基本原理,同时给出了该算法的FPGA实现,并通过在高清晰度数字电视接收机中验证了设计的可行性与可靠性。     

基于FPGA的数字滤波器自动生成系统研究

本文主要针对数字滤波器代码自动生成问题,在对基于FPGA平台的数字滤波器设计算法进行研究的基础之上,建立一个各种算法均能实现的滤波器代码库,然后主要对开发滤波器代码自动生成系统方面进行了一定的论述。     

FPGA课程的分组讨论式教学法实践与改革

本文将分组讨论应用在FPGA课程的教学中,给出了详细的步骤与方法,包括小组的构成、自主学习管理、组内讨论、课堂交流及总结评价,根据实践,提出了进行分组讨论式教学过程中的注意事项。