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根据删余卷积码具有较低的译码复杂度这一特征,提出了一种适用于普通高码率卷积码的低复杂度译码方法。通过多项式生成矩阵表示法,推导了删余卷积码的等效多项式生成矩阵,给出了等效多项式生成矩阵的计算准则。在分析删余卷积码与相同码率普通卷积码的等效关系和区别的基础上,提出了高码率卷积码的删余等效并给出了计算高码率卷积码删余等效后原始码和删余矩阵的方法。以原始码和删余矩阵构成的删余等效结构为译码基础,实现了高码率卷积码的低复杂度译码,其译码复杂度与原始码相当。仿真结果表明,删余等效译码方法相对于正常译码方法,其性能损失很小。 相似文献
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本文提出了一种计算线性动态网络微分灵敏度和大变化灵敏度的统一方法。该方法编程简单、计算量小,特别适合多端口的网络。 相似文献
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针对TDMA宽带无线接入系统零星误码的问题,设计了7/8自正交卷积码高效结构的编码器和反馈结构的译码器,7/8自正交卷积码的应用使得宽带无线接入系统的误码性能得到较大改善。针对解调器相位模糊和译码器失步的问题,提出了统一的解决方案,应用该方案可获得3dB的功率增益,而且可快速地获得译码器和编码器之间的同步。 相似文献
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针对在删除卷积码识别过程中缺乏对扩展卷积码先验认知的问题,提出了一种求解母码与扩展卷积码生成矩阵的统一表述方法。通过分析编码器输入输出关系的基本物理意义,先后以(n,1,m)、(n,k,m)作为母码,构建了其与扩展后编码器多项式系数的对应关系模型,归纳和证明了扩展卷积码生成矩阵的统一表述定理。验证结果表明:该定理能够对扩展卷积码生成矩阵实现快速计算,为遍历和重建删除卷积码的删除图样和母码生成矩阵提供方便。 相似文献
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提出了一种码率、约束长度可变V iterbi译码方案。译码器支持码率为1/2和1/3、约束长度3~7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%。 相似文献
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本文采用QUALCOM公司的Q1650多码率VITERBI译码器,设计了前向纠错编/译码器,对提高误码的纠错能力有一定参考价值。 相似文献
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曾浩 《中国高新技术企业评价》2009,(12)
随着数字通信的发展与电子计算机的广泛应用,差错控制编码日益受到人们的重视并取得迅速发展,它广泛应用于数字通信中,对保证信息传输的可靠运行起着重要作用。文章通过对不同差错控制编码方案的研究,利用Matlab语言对不同编码方案进行仿真,并根据仿真结果提出了最优差错控制编码方案。 相似文献