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针对采用传统边缘存储器结构的概率低密度奇偶校验（Low Density Parity Check，LDPC）译码器中仍存在锁存问题的现象，借鉴全并行Turbo译码器中的多路更新策略，提出了一种增强的变量节点和校验节点双路更新边缘存储器结构。利用双路更新结构引入的增强随机选择特性，可以显著降低概率迭代译码过程中的锁存现象。仿真分析表明，相比于单路更新结构，采用双路更新边缘存储器结构的概率LDPC译码器能够在误比特率接近10-4量级处获得0.4 dB左右的译码性能增益，同时也能够显著降低迭代译码周期数量，提升译码速率。 相似文献
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