—种BCH码的新型译码方法及其FPGA器件实现

介绍了一种新型的BCH码的译码方法,并给出了该译码算法的FPGA器件实现方法。与传统的译码算法相比,该算法具有译码速度快、硬件实现复杂度低等优点,从而使得该译码器具有速度快、体积小、性能稳定等特点。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。     

可控数显仪器的设计与实现

定时器是一种定时装置，主要应用于对时间需计数的领域，本设计基于数字电路设计。由可预置功能的计数器、移位寄存器、译码器、秒脉冲产生电路、数码管和一些外围元件构成。电路采用32768HZ晶振经15级分频产生秒脉冲作为时钟信号，提高了定时的精度。可在0-99秒内随意设定时间。电路使用PROTEL软件辅助设计，并利用EWB进行仿真，其电路设计精巧。使用灵活，成本低，可实现时间的精确定时，并且数码显示，具有可控操作的功能。     

高速维特比译码器的设计

本文实现了高速(2，1，7)卷积码的维特比译码器。该译码器针对加比选(ACS)模块采用并行化结构设计，并且在解码器的各个部分，在不影响译码性能的前提下，采用了一系列的简化设计，从而使译码器输出数据的速率达到160Mbps。     

帧长可配置Turbo码编译码器的设计与实现

针对固定帧长Turbo码灵活性和适应性差的缺点,提出了一种帧长可配置的Turbo码编 译码器的FPGA实现方案,可以由用户根据数字通信参数设计要求自行改变交织深度, 以使译码性能与信息速率达到最佳平衡。采用“自上而下”的设计思想和“自下而上” 的实现流程相结合的方法,对Turbo码编译码系统进行模块化设计,优化调试后下载配置到X ilinx公司的Virtex-2 Pro系列中。测试结果表明,该设计具有良好的移植性和通用性,为T urbo码在不同环境下的应用建立了统一平台。     

台式电子记分牌的设计与实现

利用计数器、译码器、门电路等中小规模集成电路和按钮开关实现比赛比分的记录、比赛时间和暂停时间的控制,用LED显示比赛时间、比分和暂停时间。     

高速RS(31,15)编译码器的FPGA实现

RS码由于具有优良的纠错能力而得到广泛应用。在军事通信中常以RS(31, 15)作为首选码。本文用一片现场可编程门阵列 (FPGA)芯片实现了高速RS(31, 15)编译码器。该编译码器具有体积小、性能稳定、工作速度高等优点。     

拓展RS232接口的一种方法

本文介绍了一种拓展RS232接口的新方法，通过对此电路组成原理的分析，使得在最小的电路系统中，主机与模块和多台上微机通讯成为可能，并省去了接收发送方复杂的软件编程。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

浅谈我国直播卫星业务发展的相关技术问题

本文介绍了卫星电视广播目前存在三种形式,发展我国卫星电视直播的必要性及直播卫星技术方案(中星9号直播卫星技术方案)