一种在FPGA中实现快速并行CRC的设计方法

时序优化是FPGA逻辑设计中的非常重要的话题，随着FPGA器件的规模日益增加，逻辑设计工程师在FPGA上实现的电路功能越来越多，复杂度也越来越大。电路的工作频率也越来越高，越来越多的时序优化的问题摆在了逻辑设计工程师的面前。本文描述了一种通过对电路结构的优化和综合约束在FPGA中实现高速；32bit的并行CRC-16计算电路的方法。