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| 基于FPGA的数字锁相环设计与仿真分析 | |
| 作者姓名： | 蒋清健 |
| 作者单位： | 河南经贸职业学院,河南,郑州,450053 |
| 摘 要： | 简要介绍了在FPGA中实现全数字锁相环(DPLL)的原理和方法,基于具体应用,提出了一种基于FPGA的锁相环模块化设计,通过分析和仿真验证,可以有效的改善锁定时间和抑制相位抖动。 |
| 关 键 词： | 鉴相 滤波器 VHDL |
| 本文献已被 CNKI 维普 万方数据 等数据库收录！ | |
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