用FPGA实现数字下变频

在接收信号的数字化、软化的实现中,数字下变频起着重要的作用。本文首先介绍了数字下变频的组成结构,然后详细分析了数字下变频的工作原理,描述了在实现数字下变频时,设计方案所采用的高效滤波器——CIC滤波器和多相抽取滤波器的结构和原理。最后,用通过Simulink对数字下变频的性能进行了仿真。在仿真的基础上使用Insigllt公司的FPGA开发系统,用测试电路实测了数字下变频的性能。     

基于多相滤波的宽带数字接收机二次变频设计

分析了基于多相滤波结构的宽带侦察接收机中频数字信号下变频处理方法。在简要说明多相滤波结构的基础上,介绍了基于多相滤波结构的数字下变频实现方法,重点分析了一种二次变频结构,该结构可以极大简化接收机设计,且具有很大的灵活性。最后通过Simulink仿真验证了该结构的合理性和正确性。     

FPGA高速数字下变频

介绍了一种基于新型FPGA的高速数字下变频的实现方法,它充分利用数字下变频优化算法以及FPGA领域的新技术,去除由于数据速率过高而造成的各种瓶颈,极大地减少了计和FPGA片内资源的消耗。     

一种基于DDS的QPSK调制器及其FPGA实现

根据现代通信系统设计全数字化的发展趋势和FPGA的广泛应用,提出了一种基于DDS技术、以FPGA为硬件载体的全数字QPSK调制器实现方案,并通过软件仿真和硬件测试验证了该方案的正确性和可行性.     

软件数字下变频技术研究

本文讨论了软件无线电接收机中数字下变频处理的高效算法和结构，其目的是在DSP中用软件完成数字下变频处理，这样可省去专用数字下变频器（DDC）硬件集成电路，并增强中频处理的灵活性，适应性，文中指出将混频、抽取、滤波结合在一起完成将大大减少运算量，并分析了将CIC滤波器与内插的二阶多项式滤波器组合进行有效抽取滤波的设计方案，仿真结果表明该方案有效可行。     

应用于宽频率范围的小卫星通信侦察信号处理方案

针对日益增强的小卫星平台搭载电子侦察载荷的需求,提出一种应用于宽频率范围的通 信侦察信号处理方案,在一片集成度较低的FPGA中完成信号数字下变频、频谱分析、数据存 储和传输等复杂功能。通过在FPGA中进行滤波器、存储器复用等办法,充分利用现有FPGA 的资源,减少器件数量,实现了平台对载荷小型化、低功耗、功能全、效率高的要求。试验 结果验证了该设计的实用性。     

毫米波通信系统QPSK调制器设计

为解决毫米波通信系统中数据速率和频谱资源紧张的难题,采用直接数字频率合成(DDS)和锁相环(PLL)技术,基于改进的π/4-QPSK调制方式,以现场可编程门阵列（FPGA）为控制单元,设计了一种用于毫米波通信系统的QPSK调制器。重点介绍了应用FPGA实现Gold码的编码过程,并给出了Gold编码Modelsim仿真结果。测试结果表明,该毫米波调制器工作稳定,QPSK调制信号中心频率30 GHz,数据速率3 Gb/s,输出功率大于4 dBm,相位噪声优于-100 dBc/Hz@10 kHz,可用于实际工程。     

一种基于CORDIC算法的高速高精度数字鉴相器

提出了一种基于CORDIC算法的高速、高精度数字鉴相器。该数字鉴相器根据正交解调原理测相,采用高速全流水线结构在FPGA上实现,利用CORDIC算法实现了数字下变频(DDC)和相角的计算。本方法不需要正交本振信号与参考信号严格同步,并且允许输入信号的频率与DDC的NCO频率存在一定频偏,便于工程实现。经时序仿真验证,系统工作时钟可达100 MHz,在30 dB的信噪比条件下,测相误差小于0.004 rad,样本标准差小于0.03 rad。     

基于PCIE总线的SD卡控制器实现研究

通过对SD卡(安全数码卡)工作原理的分析,设计了一种基于FPGA(现场可编程门阵列)的PCIE总线(最新的总线和接口标准,它原来的名称为"3GIO")的SD卡高速控制器。在硬件设计中对模块划分进行了阐述,并采用硬件描述语言实现了设计;利用SYNOPSYS公司的EDA(电子设计自动化)工具对该控制器进行仿真、综合,最后将代码烧录到FPGA中验证该SD卡控制器的功能。     

高速RS(204,188)译码器的FPGA实现

介绍了数字电视广播中广泛采用的RS(204,188)译码器原理和FPGA实现方案,采用并行的三级流水线结构以提高速度,并根据Berlekamp-Massey(BM)算法对译码器进行了优化设计,减少了硬件消耗.译码器的最大时钟频率可以达到75MHz.译码器的性能仿真和FPGA实现验证了该方案的可行性.     

一种基于FPGA的数字下变频器

介绍一种用FPGA实现的中频数字化接收机数字下变频器，重点介绍了数字下变频器原理、能够降低运算工作量的多相滤波处理结构和分布式算法，给出了设计应用的实例。     

SAR目标模拟器硬件平台设计与实现

针对当前国内大多数雷达目标模拟器不能模拟大时带宽积合成孔径雷达（SAR）目标回波问 题,提出了一种SAR目标模拟器硬件平台架构,采用FPGA控制DDRII存储器来存储和输出数字 回波,通过数模转换后可以输出带宽150 MHz以上模拟回波信号。由于主机与目标模拟板通 信采用CPCI总线,其数据吞吐率比采用USB接口的注入式SAR目标模拟器高。该平台可以3个 通道同时输出不同信号,因此可模拟聚束、条带和扫描SAR等工作模式回波。测试结果表明 该平台满足系统指标设计要求。     

基于多项式拟合频率重构的物理不可克隆函数优化

近年来硬件安全不断受到挑战,具有不可预测性、随机性等特性的环形振荡器物理不可克隆函数（Ring Oscillator Physical Unclonable Function,RO PUF）可作为硬件安全重要的加密密钥方式,但通常原始RO PUF不满足加密密钥对随机性的要求。因此,提出了基于多项式拟合频率重构的PUF优化方法。首先,实现RO电路的硬宏设计并在现场可编程门阵列(Field Programmable Gate Array,FPGA)上进行实例化,从而获得RO阵列的频率数据;其次,针对原始响应的随机性较差的情况,通过统计分析其分布特征,利用多项式拟合法优化重构RO阵列频率;最后,采用熵密度值评估RO PUF响应的随机性。选用型号为Xilinx Artix 7103的FPGA板进行实验测试评估,结果表明所提方法不仅比原始RO PUF响应的随机性强,而且与随机补丁混合法(Random Patch Mixer,RPM)和基于回归的熵蒸馏法相比也具备更好的随机性。     

扩频通信系统中一种实现数字下变频器的算法

介绍了在扩频通信系统中一种产生数字下变频器(DDC)正交本振信号的方法--CORDIC算法,它在产生正弦值和余弦值时不需要太多的ROM资源,只需要简单的移位和加法等迭代操作,很容易在VLSI芯片上实现;文中也给出了用该算法实现DDC的VLSI结构.     

JTIDS传输符号产生模块的FPGA设计

根据公开的关于Link16数据链的信息标准并结合对战术数据链的具体要求,设计 了一种JTIDS传输符号产生模块,该模块包含RS编码、交织、CCSK软扩频、CCSK码字加密等 若干子模块。首先介绍了Link16数据链传输符号的产生原理,对其各个子处理模块进行了设 计并提出了硬件实现方案,然后在Quartus II环境下选择Cyclone II系列的EP2C8Q208C8 FP GA芯片进行了JTIDS传输符号产生模块的系统级综合与仿真,并在该芯片的开发板上进行了 验证,硬件成品可用于JTIDS终端功能测试与评估等多种场合。     

基于嵌入式通信网络的数据协调

根据量子密码通信的实际需要,构建了一套嵌入式通信网络,实现动态数据传输。选用Spartan3s 1500MB开发板,采用软硬件协同设计方法,用EDK构建了一个基于Xilinx SOPC的网络通信系统,并设计了高斯随机数IP核来生成随机数,利用该系统可以在两台PC机和FPGA板上进行高速远距离的数据传输,实现量子密码通信中的数据协调。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。