扩展卷积码生成矩阵的统一表述

针对在删除卷积码识别过程中缺乏对扩展卷积码先验认知的问题,提出了一种求解母码与扩展卷积码生成矩阵的统一表述方法。通过分析编码器输入输出关系的基本物理意义,先后以(n,1,m)、(n,k,m)作为母码,构建了其与扩展后编码器多项式系数的对应关系模型,归纳和证明了扩展卷积码生成矩阵的统一表述定理。验证结果表明:该定理能够对扩展卷积码生成矩阵实现快速计算,为遍历和重建删除卷积码的删除图样和母码生成矩阵提供方便。     

(n，1，m)递归系统卷积码的盲识别

递归系统卷积码（RSC码）是Turbo码子编码器常采用的编码形式。针对(n,1,m)递归系统卷积码的盲识别问题,给出了完整的编码参数和生成多项式识别方法。首先,采用矩阵分析法先求得卷积码参数,避免后续识别生成多项式时因参数循环估计带来的额外计算量。然后,根据RSC码的特性推导出生成多项式识别模型,给出了模型的具体求解步骤,并对所采用的Walsh-Hadamard变换算法进行了介绍。最后,运用Matlab平台进行仿真验证。仿真结果表明,该方法容错性能明显优于常规方法,在误码率为10－2条件下成功识别概率能达到90%,对于Turbo码的进一步研究具有重要意义。     

利用域间映射的多元QC-LDPC码构造

通过定义有限域间的映射关系,提出了一种低复杂度的多元准循环奇偶校验码（QC-LDPC）的构造方法。利用这种方法可将较高阶数有限域的校验矩阵映射到指定的较低有限域上,且能保持原矩阵的结构性与稀疏特性。所构造的多元LDPC码不仅具有较低的译码复杂度且具有准循环特性,在硬件上也易于用移位寄存器实现。在高斯白噪声（AWGN）信道下的仿真结果表明,所构造的多元QC-LDPC码具有良好的编译码性能。当误码率为10-6时,码率为0.765的QC-LDPC码在目标域GF(8)上能获得0.2 dB的性能增益。     

基于伽罗华域高斯列消元法的RS码盲识别

为解决高码率RS（Reed Solomon）码盲识别问题,提出了一种基于伽罗华域高斯列消元法的RS码盲识别方法。先利用矩阵秩的差值函数识别符号数及码长;再遍历此时符号数对应的本原多项式,对矩阵进行伽罗华域高斯列消元,并引入熵函数差值来识别本原多项式;最后求码字多项式的根,其中连续根即为生成多项式的根。该方法可以较好地识别RS码码长、生成多项式及本原多项式,并且避免了遍历符号数时多次进行伽罗华域傅里叶变换的繁琐过程。仿真结果表明,在误码率为3×10－3的情况下,对RS码的识别概率高于90%。     

高码率自适应Turbo编译码器的设计与FPGA实现

提出了一种高码率自适应Turbo编译码器的FPGA实现方案。在编码模块中采用特定参数的分组螺旋对称交织器,使编码器能通过删余构造高码率,且能通过相同的结尾比特使两个分量编码器的寄存器状态均归零。在SOVA译码模块中,各状态下路径的累积度量值的并行计算和可靠性值的并行更新使译码速度大大提高。仿真结果表明,该高码率自适应编译码器有良好的误码性能和较高的实用价值。     

非正则LDPC码在DSP上的实现

首先简单介绍了非正则LDPC码的结构,给出了一种基于IEEE802.16e直接编码法生成的(576,288)非正则LDPC码的编译码原理。然后详细论述了其在TI定点DSP(TMS320C5510)上的定点化算法实现方式,并在经过C和部分汇编优化后将算法效率提高了70%以上,达到了实时系统要求。最后给出了该LDPC码与(2,1,7)卷积码在AWGN信道下的性能对比,表明这种中短码长的非正则LDPC码较卷积码有较大的纠错性能优势。     

一种自适应参数配置Viterbi译码器的FPGA实现

提出了一种码率、约束长度可变V iterbi译码方案。译码器支持码率为1/2和1/3、约束长度3~7的卷积码,在FPGA上的综合及仿真结果表明其译码速率可达20 Mbps,与固定约束长度为7的译码方案相比,多占用的芯片资源不到8%。     

RS码编码参数的盲识别

针对现有的RS（Reed-Solomon）码盲识别计算复杂度较大的问题，提出了一种新的识别方法。首先统计不同码长分组时的码重分布，并定义与理论码重分布之间的相似度系数，通过计算找出最相似的一组即对应正确的码长；然后建立二元假设，并确定判决门限对码根进行判定；通过遍历域内所有的本原多项式，找出完整的连续码根分布，进而完成生成多项式的识别。仿真结果表明，所提方法的计算量较其他方法明显减少，并能有效完成码长和生成多项式的识别，在误码率小于10－3时，对常用RS码的识别率能达到90%以上。     

一种动态加权的LDPC译码方法

为了加快低密度奇偶校验（LDPC）码的译码速度，有效改善LDPC码的译码性能，针对校验节点更新过程中的对数似然比（LLR）值的大小，设计了一种LDPC码的动态加权译码方法。以IEEE 802.16e标准的奇偶校验矩阵为例，根据LLR值的变化规律，利用增长因子和抑制因子对和积译码算法和最小和译码算法进行动态加权。仿真结果显示，基于动态加权的译码方法相对于传统译码方法误码率都有明显改进，译码复杂度也有所降低。     

一种带辅助译码比特的Polar码译码方法

在传统的Polar码译码的基础上，引入辅助译码比特，构造了一个辅助的Polar码字以提高译码性能。辅助比特由信道选择辅助窗口内的信息位决定。接收端如译码失败，将进行二次译码尝试。译码方案分两阶段进行：基于相同结构的扩展生成矩阵，将辅助译码比特译出；结合译出的辅助比特，对原码字进行译码，提高译码成功率。仿真结果显示，使用所提方法进行译码，其译码性能明显优于普通串行抵消译码方法；与两种传统的自动重传请求方案相比，能分别获得1 dB和1.9 dB的性能增益。     

一种可快速编码的QC-LDPC码构造新方法

为解决LDPC码的编码复杂度问题,使其更易于硬件实现,提出了一种可快速编码的准 循环LDPC码构造方法。该方法以基于循环置换矩阵的准循环LDPC码为基础,通过适当的打孔 和行置换操作,使构造码的校验矩阵具有准双对角线结构,可利用校验矩阵直接进行快速编 码,有效降低了LDPC码的编码复杂度。仿真结果表明,与IEEE 802.16e中的LDPC码相比,新 方法构造的LDPC码在低编码复杂度的基础上获得了更好的纠错性能。     

比特级码率兼容多元LDPC码打孔算法

多元低密度奇偶校验（Non-binary Low-density Parity-check，NB-LDPC）码在中短码情况下性能优于传统二元LDPC码，更接近香农限。针对多元LDPC码码率兼容（Rate-compatible）的问题，提出了一种基于比特级的新型多元打孔算法。首先采用二进制镜像矩阵概念对多元校验矩阵进行映射处理，再根据变量节点的度分布选择合适的打孔节点，从而实现比特级多元LDPC码码率兼容的打孔方案。仿真结果证明与基于符号级的多元打孔算法相比，所提方案的误码率性能在各个码率分别有0.2~0.4 dB的增益。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。     

一种低复杂度的多元LDPC译码算法

针对多元低密度奇偶校验（LDPC）码译码复杂度高、时延大等问题，提出了一种基于硬信息的低复杂度多元LDPC译码算法。来自信道的接收信号在初始化时，先进行非均匀量化预处理。在迭代过程中，校验节点端只需传输单个比特的二进制硬可靠度信息至变量节点。在变量节点端，可靠度信息按比特位进行简单的累加和更新，无需任何的系数修正操作。同时，变量节点使用了全信息的方式将信息传输至与其相邻的校验节点。仿真结果显示，与基于比特可靠度（BRB）的多元LDPC译码算法相比，提出的算法在较低量化比特情况下，能获得约0.3 dB的译码性能增益，且译码复杂度更低。     

基于迭代列消元法的线性分组码参数盲识别

针对线性分组码参数盲识别容错性能差的问题，提出基于迭代列消元法的线性分组码参数盲识别方法。首先对截获矩阵应用迭代列消元法，将其相关列对应各个窗内的转移矩阵中的列向量作为候选校验向量，再根据截获矩阵对偶码空间归一化维数来识别码字长度和同步时刻，最后将对偶码字进行初等行变换识别校验矩阵。仿真结果证明，与以往盲识别方法相比，所提方法容错性能好，适用于各种码率的线性分组码的码字长度、同步时刻和生成多项式识别。     

LDPC码在DSP上的实现

本文概述了LDPC码的编译码原理,重点论述在TI公司的DSP(TMS320C6416)上的(512,256)LDPC编译码器的算法实现,并给出其与(2,1,7)卷积码在AWGN信道条件下的纠错性能对比。对比表明(512,256)LDPC码比(2,1,7)软判决的卷积码在误码率为10-4时可具有1.5dB的编码增益。     

LDPC码在因子图上的构造及其译码

LDPC码是一种可以接近香农限的线性分组码，可通过稀疏奇偶校验矩阵来构造。也可以用因子图来构成。根据LDPC码的不同构成方法至今已提出了数种不同的译码方法。本文介绍了基于因子图的LDPC码的构造方法，分析了和一积(SPA)译码算法的基本原理，最后详细讨论了用SPA算法对LDPC码进行译码的过程。     

BIBD循环置换矩阵的多进制LDPC码构造

提出了基于均衡不完全区组设计（Balanced Incomplete Block Design,BIBD）的 多进制准循环LDPC（Low Density Parity Check）码代数构造方法。在该构造方法 中提出了广义多进制位置向量的概念,并根据广义多进制位置向量和BIBD法对指数矩阵进行 广义二维扩展,构造出具有循环置换子矩阵的多进制校验矩阵,由此得到girth不小于6的多 进制LDPC码。仿真结果表明,采用FFT-QSPA（基于快速傅里叶变换的多进制和积算法）对构 造出 的LDPC码进行译码,在AWGN信道下相比 于同参数的RS码来说可以取得明显的编码增益,并且优于多进制Mackay码。