基于FPGA的可扩展高速FFT处理器的设计与实现

本文提出了基于FPGA实现傅里叶变换点数可灵活扩展的流水线FFT处理器的结构设计以及各功能模块的算法实现,包括高组合数FFT算法的流水线实现结构、级间混序读/写RAM地址规律、短点数FFT阵列处理结构以及补码实现CORDIC算法的流水线结构等。利用FPGA实现的各功能模块组装了64点FFT处理器。从其计算性能可知,在输入数据速率为20MHz时,利用此结构实现的FFT处理器计算1024点FFT的运算时间约为52μs。     

超长点数FFT处理器的旋转因子生成方法

对于大点数FFT处理器，提出了一种新的旋转因子生成方法。首先对三角函数曲线分段进行折线近似，将线段端点及斜率存入存储器，然后通过查表以及插值计算的方法来生成旋转因子。在保证FFT计算精度的前提下，极大地降低了对旋转因子存储器容量的需求，对大点数FFT处理器的单片ASIC实现具有重要意义。     

快速傅里叶变换在OFDM系统中的应用

本文简要分析了未来OFDM数字通信系统的基本模型和可能采用的信号调制与解调的方法,在此基础上详细地解析了数据序列经过快速傅里叶逆变换 /快速傅里叶变换 (IFFT/FFT)后的输出结果与M进制数字调制解调之间的联系,并给出了能够实现OFDM调制解调的合适的IFFT/FFT算法,实际仿真结果表明快速傅里叶变换及反变换在未来OFDM技术中具有一定的实用价值。     

FFT快速捕获算法在GPSC／A码与P（Y）码中的应用

一种快速、有效的GPS信号捕获方法是通过在整段数据上并行搜索伪码相位,对一段输入数字中频(IF)序列和一段本地复现伪码序列进行快速傅里叶变换(FFT)运算来实现。分析了用FFT实现循环相关及其在GPS C/A码捕获中的应用,采用整区间相关、扩展复现码折叠、叠加相加和叠加丢弃法实现P(Y)码快速直接捕获,用补零、线性内插、Sinc内插、平均相关和双倍长度补零法解决计算点数问题,用扩展计算点数方法解决由导航数据引起的相位反转、超长序列与短序列进行线形相关运算及用循环相关实现线形相关等应用中的具体问题。     

部分ADSL功能专用芯片的设计及其FPGA验证

本文介绍了作者设计的完成ADSL初始化过程和FFT/IFFT模块的专用芯片组织结构及其设计方法,并且用FPGA验证了整个设计,取得了预期的效果,为今后开发具有自主知识产权的ADSLASIC芯片迈出了第一步。     

一种精简结构的浮点蝶形运算单元设计

论述了一种结构精简且高效的浮点数蝶形运算单元设计,单元内部模块的使用效率接 近100%。采用串行全流水线结构设计,与并行结构相比节省了75%的硬件资源消耗。利用按 时间抽取(DIT)的快速傅里叶变换(FFT)算法,通过VHDL编程实现了以该蝶形单元为基础的 1 024点浮点FFT处理器。QUARTUS II中的仿真结果证明了设计的正确性。该设计已成功应 用于一种音频信号分析仪的信号处理部分。     

简化核函数FFT运算复杂度和动态性能的优化

针对简化核函数FFT能提高FFT运算速度却引入一定频谱杂散的问题,讨论了其运算复 杂度和动态性能的优化方法。首先推导简化核函数Cooley-Tukey FFT算法的运算量公式, 给出不同简化点数下的运算量比较;然后通过仿真分析了不同核函数简化点数的频谱杂散分 布 规律;最后综合评价不同简化点数的运算时间和瞬时动态性能。所得结论对宽带数字接收机 的性能优化有一定指导意义。     

基于FPGA的基-6FFT算法的设计与实现

介绍了一种基于FPGA的FFT算法的实现——以Altera公司的FLEX10K系列产品为硬件平台，用VHDL语言和电路图完成系统设计描述，用MAX plusⅡ软件进行编译、综合和下载，实现了6点实序列DFT算法，并给出了仿真测试的结果。在FPGA芯片上运行的FFT算法具有速度快且抗干扰能力强的硬件实现的优点，用VHDL语言实现的基于IP核FFT算法具有很好的可移植性，可以重复使用，大大提高了设计效率。     

用于SFBC MIMO-OFDM系统的改进SLM算法

在空频编码（SFBC）多输入多输出正交频分复用（MIMO-OFDM）系统中传输符号存在较高峰均功率比（PAPR）问题,采用SLM算法能够有效降低系统峰均功率比,但随着发射天线数的增加,较多的快速傅里叶反变换（IFFT）会增加系统的计算复杂度,因此,构造F矩阵并提出了一种基于F矩阵SFBC MIMO-OFDM系统的改进SLM算法。采用F矩阵作为相位序列组对空频编码信号进行独立处理,获得最优相位序列取共轭,将共轭序列中每两个旋转因子为一个单位交换位置,并扰码SFBC后各天线的信号,以此减少了每根发射天线上的IFFT次数。理论和MATLAB仿真分析表明,该算法获得了良好的峰均比性能,同时也降低了系统的计算复杂度。     

基于最大似然频率精细估计的载波捕获算法

深空通信中,星上对载波的主动捕获主要利用频率估计的方法。在实际载波捕获电路 中,精确的频率估计值导入锁相环,使得锁相环捕获带余量充足。在锁相环带宽一定的情况 下,估计精度的提高可以减少FFT实现点数。在FFT频率粗估计的基础上,通过频率精细估计 算法可提高估计精度。为获得估计精度更高的频率精细估计算法,利用最大似然泛函不变性 推导了频率精细估计的最大似然算法。载噪比在5 dB时,估计精度可以提高到FFT分辨率的1 0 -4。仿真结果表明,该算法估计性能优于其他频率精细估计算法。     

基于FPGA的32位浮点FFT处理器的设计

介绍了一种基于FPGA的1024点32位浮点FFT处理器的设计。采用改进的蝶形运算单元,减小了系统的硬件消耗,改善了系统的性能。详细讨论了32位浮点加法器/减法器、乘法器的分级流水技术,提高了系统性能。浮点算法的采用使得系统具有较高的处理精度。     

基于FPGA的专用信号处理器设计

用可编程门阵列(FPGA)实现了一个专用信号处理器,它以快速傅里叶变换(FFT)为核心工作单元,对四路零中频雷达回波依次进行去除直流分量、数据加窗、FFT、目标信号选大和相位参考信号检测等处理。各处理单元流水操作,保证了处理速度,提高了资源的利用效率。FFT算法为输入顺序输出位反序的D IT基2算法,采用递归结构实现,硬件共享设计节省了资源;同时,处理过程中采用块浮点算法,兼顾了定点的高速度与浮点的高精度;并对FFT结果进行了误差分析,给出了定点与块浮点两种算法时的均方误差上限。最后对整个设计进行了仿真验证,结果表明用FPGA实现专用信号处理器满足系统要求。     

FPGA实现高速FFT处理器的设计

介绍了采用Xilinx公司的Virtex -II系列FPGA设计高速FFT处理器的实现方法及技巧。充分利用Virtex -II芯片的硬件资源 ,减少复杂逻辑 ,采用流水方式对复数数据实现了加窗、FFT、求模平方三种运算。整个设计采用流水与并行方式尽量避免瓶颈的出现 ,提高系统时钟频率 ,达到高速处理。实验表明此处理器既有专用ASIC电路的快速性 ,又有DSP器件的灵活性的特点 ,适合用于高速数字信号处理     

FFT辅助的部分相关码捕获技术的实现

FFT辅助的部分相关伪码快捕方法将沿码相位-多普勒频率的二维搜索简化为沿码相位的一维搜索,克服了多普勒频率的影响,大大缩短了PN码捕获时间,适用于中低轨卫星.文中介绍了该方法的基本原理、性能分析和实现方案.实验结果表明,在大多普勒频偏下FFT辅助的部分相关码捕获方法是一种性能优良的伪码捕获方法.     

一种基于TIM总线的数据采集系统的设计与实现

介绍了一种14bit的A／D变换器（ADC）芯片，并提出了一套切实可行的数据采集系统的设计方案。针对设计过程中的关键点进行了较为详尽的研究和分析，并将之应用到TIM总线上，从而实现数据采集的模块化并行处理。在采集过程中采用纯正弦信号作为输入信号，用数字信号处理器（DSP）控制采样，并将A／D转换后的数据存储，进行FFT变换，进而来分析ADC的信噪比及有效位数。     

LFMCW雷达测距中的自适应频率校正

信号的频率落在两个量化频点之间时会产生估计误差，所以需要校正快速傅里叶变换(FFT)后估计的频率。结合Rife算法和抛物线插值法的特点，提出了一种自适应频率校正算法。该算法依据不同的频率自适应地选择不同的频率校正算法，克服了Rife算法在信号的频率落在FFT量化频点周围的情况下容易产生插值方向错误的缺点，同时避免了抛物线插值法在信号频率落在相邻两个量化频点的中心附近时估计均方误差会急剧增加的缺点。仿真结果验证了所提算法的有效性。此外，相比于单一的Rife算法和抛物线插值法，所提算法在频率估计精度以及抗噪声能力方面都有显著提升。     

基于HFA3824用于DSSS的PN序列的研究

住房抵押贷款可以分为传统的“不脱离资产平衡表”型(on-balance-sheet)和新型的“脱离资产平衡表”型(off-balance-sheet)或称之为美国风格的住房抵押贷款两种类型.资产经营融资是住房抵押贷款市场的创新发展,目前已成为一个宽泛的概念,包括了一系列的金融技术. 一般认为是指个别的缺乏流动性的资产和现金流,经过重新安排,由第三者在资产现金流的基础上提供融资,用于描述一系列广泛的商业、管理、会计目标的融资结构.