双逻辑函数的探测算法

本文提出一种双逻辑函数的探测算法。该算法直接从XOR逻辑的特点出发，即两个汉明距离为2的最小项可以由XOR逻辑表示。通过计算函数最小项之间的汉明距离，并分析其所具有的逻辑模式，给出用于探测适于双逻辑实现的判断条件。所提出的算法用C语言实现，结果应用于MCNCbenchmark上电路的判定测试，验证了算法的有效性。     

用时延编码实现远程水声通信

本文研究了一种基于时延编码的远程水声通信技术，该技术利用线性调频（LFM）信号矩形脉冲的时延值进行时延编码，在接收端采用时延估计技术进行时延解码。初步的海试结果表明，该技术可以实现80km距离、4.16bit/s数据率的信息可靠传输。     

数字通信用陡衰减恒时延晶体滤波器：相位补偿法的实践

本文介绍了数字通信用３ＭＨＺ陡衰减恒时延晶体滤波器的设计，试制及测试结果。文章在分析的基础上，引入了一种新的设计方法－相位补偿法，此方案对实现陡衰减恒时延（或线性相移）滤波器（或滤波器组）都将是一种有益的尝试。     

功放线性化的基带数字预失真方案及其测量电路的实现

数字预失真(Digital Predistortion,DPD)技术是改善高功率放大器(HPA)非线性特性的一种性价比较高的方法.提出了一种查表法实现短波窄带HPA线性化的方案.采用DSP Builder工具及IP核模块,在Matlab/Simulink环境下设计与仿真了基于数字下变频器(DDC)的幅度测量电路,成功估计了信号时延,并在FPGA芯片上进行了硬件测试.     

基于FPGA的基-6FFT算法的设计与实现

介绍了一种基于FPGA的FFT算法的实现——以Altera公司的FLEX10K系列产品为硬件平台，用VHDL语言和电路图完成系统设计描述，用MAX plusⅡ软件进行编译、综合和下载，实现了6点实序列DFT算法，并给出了仿真测试的结果。在FPGA芯片上运行的FFT算法具有速度快且抗干扰能力强的硬件实现的优点，用VHDL语言实现的基于IP核FFT算法具有很好的可移植性，可以重复使用，大大提高了设计效率。     

OBS路由协议的FPGA实现方案

研究了光突发交换（OBS）网络路由协议。以FPGA芯片EP2C20Q240C8为基础，通过模拟OBS节点之间的通信，对协议的4类帧的通信流程进行了验证。最后，对该路由协议的时序仿真结果、资源占用情况和时延进行了分析，结果表明，该OBS路由协议实现方案能够满足OBS网络的通信要求。     

低信噪比下互相关时延估计器的FPGA实现

在时延估计算法中,相关法是一种经典的算法。时域互相关法可用来进行整数倍和非整数倍采样周期的时延估计,即使是在极低的信噪比（SNR）条件下,利用较多的数据也能获得准确和稳定的估计结果。为提高时延估计分辨率,给出了一种采用sinc函数对信号进行非整数倍采样周期延时的相关估计算法,通过仿真比较了未插值、两倍插值法和sinc函数延时法的估计精度和计算量,证明sinc函数延时法性能最优。基于现场可编程逻辑门阵列（FPGA）实现的改进型互相关时延估计器能够实现在低信噪比下时延差的准确估计。     

一种基于DDS的QPSK调制器及其FPGA实现

根据现代通信系统设计全数字化的发展趋势和FPGA的广泛应用,提出了一种基于DDS技术、以FPGA为硬件载体的全数字QPSK调制器实现方案,并通过软件仿真和硬件测试验证了该方案的正确性和可行性.     

基于FPGA的数字交换系统的设计与实现

本文提出了一种基于FPGA的数字交换机的实现方案。方案中利用FPGA对PCM信号进行处理,在FPGA内实现了话路交换、控制接口、时钟信号与信号音产生等主要功能,大大简化了硬件电路,并且较之传统方案具有明显优越的可扩展性。     

IS-95CDMA系统信道编码的FPGA实现

信道编码是扩频通信系统的关健技术之一，本文针对IS-95码分多址峰窝通信系统标准，介绍了一种适合于反向业务信道的信道编码的FPGA实现方案，并给出了具体的设计方法。     

垂直偏移量任意可调的信号发生器的FPGA实现

基于FPGA和直接数字频率合成（DDS）技术,提出一种以软件方法实现波形信号垂直 偏移量任意可调的信号发生器的设计方案,通过引入除法器、加法器、数据取反 器实现对波形信号的幅度调节和垂直偏移量调节。采用FPGA芯片EP1C12Q240C8实验 验证了该波形信号发生器不需要外加硬件电路就可以实现对输出波形垂直偏移量的任意调节 ,且能灵活改变输出波形信号的幅度、相位和频率。     

JTIDS传输符号产生模块的FPGA设计

根据公开的关于Link16数据链的信息标准并结合对战术数据链的具体要求,设计 了一种JTIDS传输符号产生模块,该模块包含RS编码、交织、CCSK软扩频、CCSK码字加密等 若干子模块。首先介绍了Link16数据链传输符号的产生原理,对其各个子处理模块进行了设 计并提出了硬件实现方案,然后在Quartus II环境下选择Cyclone II系列的EP2C8Q208C8 FP GA芯片进行了JTIDS传输符号产生模块的系统级综合与仿真,并在该芯片的开发板上进行了 验证,硬件成品可用于JTIDS终端功能测试与评估等多种场合。     

一种改进超四算法的DDS设计

为了提升直接数字频率合成器（Direct Digital Synthesizer，DDS）的性能，针对DDS的相幅转换器进行了改进。基于坐标旋转数字计算算法（Coordinate Rotation Digital Computer Algorithm，CORDIC），利用三角函数角度近似的性质和相位寻址位与旋转角度的转换关系对超四算法改进，得到了仅需一次单向旋转的改进算法，并给出了该算法实现的电路结构。通过Matlab仿真分析，该电路无杂散动态范围值可以达到-119.1 dBc，输出误差小于1.05×10-5。基于Xilinx的FPGA平台进行仿真实验，结果表明该电路结构的输出延时不超过21 ns，相比其他类型的CORDIC算法提升了近48%的速度，同时面积资源也明显减少。该设计可以为雷达、通信等系统优化提供新的思路。     

基于FPGA的高速Viterbi译码器设计与实现

Viterbi算法是卷积码最常用的译码算法，在卷积码约束长度较大，译码时延要求较高的场合，如何实现低硬件复杂度的Viterbi译码器成为新的课题。本文提出新颖的Viterbi路径权重算法、双蝶形译码单元结构、高效的状态度量存储器等技术，使Viterbi算法充分和FPGA灵活原片内存储和逻辑单元配置方法相结合，发挥出最佳效率。用本算法在32MHz时钟下实现的256状态的Viterbi译码器译码速率可达400Kbps以上，且仅占用很小的硬件资源，可以方便地和Furbo译码单元等集成在单片FPGA，形成单片信道译码单元。     

应用于宽频率范围的小卫星通信侦察信号处理方案

针对日益增强的小卫星平台搭载电子侦察载荷的需求,提出一种应用于宽频率范围的通 信侦察信号处理方案,在一片集成度较低的FPGA中完成信号数字下变频、频谱分析、数据存 储和传输等复杂功能。通过在FPGA中进行滤波器、存储器复用等办法,充分利用现有FPGA 的资源,减少器件数量,实现了平台对载荷小型化、低功耗、功能全、效率高的要求。试验 结果验证了该设计的实用性。     

电路交换域数据采集系统的FPGA设计

随着大数据应用的发展,从电路交换域获取数据也是丰富海量数据库的一个重要途径。为了提高电路交换域数据采集的效率,丰富采集手段,结合电路交换域数据通信的特点以及数据组包的要求,提出了一种基于FPGA实现电路交换域数据采集的设计方案,给出了FPGA的数据采集模型,并对该模型的组成模块进行了详细阐述,实现了数据从电路交换域到分组交换域的自动转换。测试结果表明,该数据采集系统丰富了时分复用线路数据采集的效率,实现了预期的功能。     

基于FPGA 的1GHz高速采样处理平台设计

介绍了一种高速宽带采样的数字信号处理平台设计方法，论述了在XilinxV4 FPGA中如何实现高速同步时钟设计和高速数据同步接收设计，介绍了与该设计相关的一些高速模数混合电路设计方法和一种采样后数据捕获的方法。该设计方案已用于瞬时测频中，并取得了良好的效果。     

用FPGA实现数字语音系统中的VGA控制器

介绍了用FPGA代替显示器控制器(CRTC),并用VHDL产生VGA时序信号的详细方法,从而完成了用FPGA实现数字语音系统中的VGA控制器的设计方案.这种设计方法已经应用于数字语音系统的显示部分.     

宽带无线接入网中的RS编译码硬件解决方案

提出了欧氏算法和IDFT相结合的RS码流式解码方案,并在FPGA芯片上予以实现。计算机仿真和实测表明,该方案在GF(28)的符号速率可达50MHz以上,最大延时为640ns,满足了高速宽带无线接入网中抗干扰编译码的需求。